在半导体装置中的接垫结构和其制造方法与流程

本发明实施例是有关在半导体装置中的接垫结构和其制造方法。

背景技术：

在现代半导体装置和系统中，组件的集成和小型化以越来越快的速度发展。成长挑战中的一个是存储器装置的形成。随着在先进技术节点中以较大密度和较小占用面积制造存储器装置，引入更多制造步骤来满足几何和性能要求。然而，生产步骤和成本不可避免地增加。因此，以较高效方式提高现有制造工艺是合乎需要的。

技术实现要素：

本发明的实施例是关于一种制造半导体装置的方法，其包括：在衬底上形成存储器单元；形成导电接垫区域以电耦合到所述存储器单元；在所述导电接垫区域上方沉积介电层；在所述介电层上方形成第一钝化层；蚀刻所述第一钝化层到穿透所述介电层，由此暴露所述导电接垫区域的第一区；在所述第一钝化层和所述导电接垫区域的所述经暴露第一区上方形成第二钝化层；和蚀刻所述第二钝化层以暴露所述导电接垫区域的第二区。

本发明的实施例是关于一种半导体装置，其包括：衬底；导电接垫区域，其电耦合到所述衬底；第一介电层，其位于所述导电接垫区域上方；钝化层，其位于所述第一介电层上方，其中所述钝化层包括覆盖所述第一介电层的横向延伸部分和位于所述第一介电层的侧壁上的垂直延伸部分，其中所述钝化层的所述横向延伸部分和所述垂直延伸部分透过垂直延伸边界而结合。

本发明的实施例是关于一种半导体结构，其包括：存储器单元；和接垫结构，其电耦合到所述存储器单元，所述接垫结构包括：导电接垫区域，其位于所述存储器单元上方；第一介电层，其放置于所述导电接垫区域上方；和第一钝化层，其位于所述第一介电层上方且暴露所述导电接垫区域的区，其中包括大体上相等厚度的所述第一钝化层的垂直部分覆盖所述第一介电层的侧壁且接触所述导电接垫区域的所述经暴露区。

附图说明

依据与附图一起阅读的以下详细描述最佳地理解本揭露的方面。应注意，根据行业中的标准实践，各种装置未按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种装置的尺寸。

图1到图3是根据某些实施例的制造半导体装置的方法的中间结构的剖面图。

图4到图10是根据某些实施例的制造图3中的半导体装置的接垫结构的方法的中间结构的剖面图。

具体实施方式

以下揭露提供用于实施所提供标的物的不同装置的诸多不同实施例或实例。下文描述组件和布置的特定实例以简化本揭露。当然，这些仅是实例且并非希望是限制性的。举例来说，在以下描述中第一装置在第二装置上方或所述第二装置上形成可包含其中第一装置与第二装置直接接触地形成的实施例，且也可包含其中额外装置可形成于第一装置与第二装置之间使得第一装置与第二装置可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号和/或字母。此重复是出于简单和清晰目的且并非自身指示所论述的各种实施例和/或配置之间的关系。

此外，可在本文中为易于描述而使用空间相对术语(例如“下面”、“下方”、“下部”、“上面”、“上部”和例如此类)来描述一个元件或装置与另一元件或装置的关系，如各图中所图解说明。所述空间相对术语希望涵盖装置在使用或操作中的除各图中所绘示定向外的不同定向。装备可以其它方式定向(旋转90度或以其它定向)且可因此同样地解释本文中所使用的空间相对描述语。

如本文中所使用，术语“大体上”指动作、特性、性质、状态、结构、物项或结果的全部或几乎全部范围或程度。举例来说，一个表面被描述为与另一表面“大体上”共面将意指这两个表面完全位于同一平面中或几乎完全位于同一平面中。与绝对完全的精确可允许偏离程度可在某些情形中取决于特定情境。在某些实例中，可允许偏离程度小于约0.1％。在某些实例中，可允许偏离程度小于约1％或小于约5％。在某些实例中，可允许偏离程度小于约10％。然而，通常，接近于完全将视为等效于绝对完全和总完全。

在制造存储器装置时，制造操作的次序应仔细安排以便降低成本同时维持装置质量和性能。在制造包含存储器单元阵列的非易失性存储器装置的典型工艺中，可在存储器单元阵列上方形成接垫结构以电耦合存储器单元与外部导电装置。然而，发明人发现，在形成接垫结构期间和之后执行的某些处理(例如热操作)可不利地影响下伏存储器单元。举例来说，由热工艺引入的非期望氢原子或水分子可穿透接垫结构的某些未完成装置且到达下伏存储器单元。在这些状况下，存储器单元的性能将由于污染而减小。

为了解决上述问题，本揭露中提出制作接垫结构的方法。在接垫结构中采用钝化区域，使得下伏于接垫结构下的存储器单元可受到保护以免受氢原子或水分子污染。另外，与类似方法相比，所提出方法通过在钝化区域的形成期间执行一个较少光刻操作而提供处理优点。因此，制造时间和成本可进一步减小。

图1到图3是根据某些实施例的制造半导体装置100的方法的中间结构的剖面图。半导体装置100可为存储器装置。在所绘示实例中，半导体装置100是非易失性存储器装置，例如monos(金属-氧化物-氮化物-氧化物-硅)快闪存储器。参考图1，接收或提供衬底101。衬底101包含半导体材料110，例如硅。在一项实施例中，衬底101可包含其它半导体材料，例如硅锗、碳化硅、砷化镓或类似物。衬底101可为p型半导电衬底(受体类型)或n型半导电衬底(施体类型)。另一选择是，在各种应用中，衬底101可包含另一元素半导体，例如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包含sige、gaasp、alinas、algaas、gainas、gainp或gainasp；或其组合。在另一实施例中，衬底101可为绝缘体上半导体(soi)。在又一些实施例中，衬底101可包含经掺杂外延层、梯度半导体层或者叠覆于不同类型的另一半导体层上的半导体层，例如硅锗层上的硅层。

接下来，在衬底101中形成隔离结构112。在所绘示实施例中，隔离结构112是浅沟槽隔离(sti)，尽管例如硅局部氧化(locos)等其它隔离结构也是可能的。隔离结构112可由例如介电材料等电绝缘材料形成。在某些实施例中，隔离结构112是由一种氧化物(例如，氧化硅或氧化锗)、一种氮化物(例如，氮化硅)、一种氧氮化物(例如，gap氧氮化物)、二氧化硅(sio2)、氧氮化硅(sixoynz)、聚合物材料或类似物形成。介电材料可使用适合工艺(例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)、热氧化、uv-臭氧氧化，或其组合)来形成。在某些实施例中，可使用平坦化操作(例如研磨或化学机械平坦化(cmp)工艺)来去除隔离结构112的多余材料且使隔离结构112的顶部表面与衬底101水平。

接下来，在衬底101上形成存储器单元122。存储器单元122可在衬底101上布置成一阵列。如图1中所图解说明，作为实例，两个存储器单元122a与122b彼此横向间隔开。存储器单元122a和122b可共享在后续段落中详细描述的一或多个装置(例如漏极区域)。存储器单元122中的每一个包含控制栅极132、阻障层134、电荷捕获层136、穿隧层138、选择栅极140、掩模层142和选择栅极介电层144。

穿隧层138、电荷捕获层136和阻障层134作为堆叠按顺序形成于衬底101上方。在本实施例中，通常称为复合ono层的穿隧层138、电荷捕获层136和阻障层134的堆叠放置于衬底101与控制栅极132之间。此外，复合ono层向上延伸且覆盖控制栅极132的侧壁。复合ono层在控制栅极132与选择栅极140之间延伸。电荷捕获层136通过相应两个侧上的穿隧层138和阻障层134而电绝缘。此外，电荷捕获层136含有用于通过适当地加偏压于控制栅极132和选择栅极140而保持信息承载电荷的捕获位点。在某些实施例中，阻障层134可包含介电材料，例如二氧化硅或其它适合材料。在某些实施例中，穿隧层138可包含介电材料，例如二氧化硅或其它适合材料。在某些实施例中，电荷捕获层136可包含氮化硅或其它适合材料。穿隧层138、电荷捕获层136和阻障层134中的每一个可使用cvd、pvd、ald或其它适合操作来形成。

控制栅极132形成于阻障层134上方。控制栅极132经配置以接收偏压电压以在存储器单元122的编程(例如写入或擦除)操作或读取操作期间移动或感测电荷。举例来说，在编程操作期间，控制栅极132被加偏压以透过穿隧层138驱动信息承载电荷到电荷捕获层136中或远离电荷捕获层136。控制栅极132是由导电材料(例如，多晶硅)或金属材料(例如，硅化钨)形成。控制栅极132可通过沉积毯覆层且将毯覆层图案化而形成。在其中选择硅化物的实施例中，执行一种硅化操作以使硅与金属材料材料反应，由此形成一种硅化物型控制栅极132。

选择栅极介电层144毗邻于穿隧层138形成于半导体衬底101上方。选择栅极介电层144可包含二氧化硅或其它适合栅极介电材料。选择栅极140形成于选择栅极介电层144上方。选择栅极140由导电材料(例如多晶硅或经掺杂多晶硅)形成。选择栅极140可通过沉积毯覆层且将毯覆层图案化由此留下选择栅极140的区域而形成。选择栅极140可接收偏压电压且与控制栅极132合作以促进存储器单元122的编程操作。

掩模层142形成于选择栅极140上方。掩模层142是由介电材料(例如氮化硅)形成。另一选择是，掩模层142也可包含四乙基正硅酸盐(teos)。在某些实施例中，掩模层142的侧壁由穿隧层138覆盖。在某些实施例中，掩模层142具有高于穿隧层138、电荷捕获层136、阻障层134和控制栅极132的上部表面。

选择栅极间隔件152形成于衬底101上且覆盖相应选择栅极140的侧壁。两个毗邻存储器单元122a和122b可具有彼此面对的相应选择栅极间隔件152。选择栅极间隔件152由介电材料(例如氮化物、氧化物或其它适合材料)形成。另外，控制栅极间隔件154形成于衬底101上且覆盖相应控制栅极132的外侧壁。在本实施例中，控制栅极间隔件154也覆盖复合ono层的侧壁。控制栅极间隔件154由介电材料(例如氧化物、氮化物或其它适合材料)形成。在某些实施例中，控制栅极间隔件154和选择栅极间隔件152可包含不同材料。在某些实施例中，控制栅极132具有从掩模层142的一侧朝向控制栅极间隔件154的一侧倾斜的倾斜上部表面。

参考图2，两个源极区域114和一个漏极区域116形成于衬底101中。源极区域114和漏极区域116可通过一或多个离子植入操作而形成。在某些实施例中，源极区域114和漏极区域116为与衬底101的掺杂剂类型相反的掺杂剂类型，举例来说，n型或p型掺杂剂。源极区域114中的每一个形成于对应控制栅极间隔件154与相应隔离结构112之间，且漏极区域116形成于两个毗邻选择栅极140之间。源极区域114中的每一个与个别存储器单元122a和122b相关联，而漏极区域116由存储器单元122a和122b两者共享。在某些实施例中，蚀刻停止层156形成于漏极区域116或其它装置上方。

随后，在衬底101和存储器单元122上方形成层间介电质(ild)120。ild120可由氧化物(例如未经掺杂硅酸盐玻璃(usg)、氟化硅酸盐玻璃(fsg)、低介电系数材料或类似物)形成。低介电系数材料可具有低于3.8的介电常数(即，介电系数值)，尽管ild120的介电材料可接近于3.8。在某些实施例中，低介电系数材料的介电系数值低于约3.0，且可低于约2.5。ild120可通过最初透过适合工艺(例如cvd、pvd、ald、旋涂或例如此类)形成毯覆介电材料而形成。在某些实施例中，采用平坦化操作(例如研磨或化学机械抛光(cmp))来去除多余介电材料且使ild120与掩模层142的上部表面水平。

接下来，在ild层120上方形成光阻剂(未单独展示)。对光阻剂层执行图案化操作(例如光刻和蚀刻方法)以形成穿过ild120的通路。通路可向下延伸以暴露存储器单元122的下伏装置，例如源极区域114、漏极区域116和导电装置(例如，控制栅极132和选择栅极140)。可将导电材料填充于通路中以形成导电通路。举例来说，两个导电通路162经形成以电耦合到源极区域114，且导电通路164经形成以电耦合到漏极区域116。导电通路(例如，通路162和164)可由金属材料(例如钨、氮化钛、钽或类似物)形成。因此形成至少包括存储器单元阵列122、ild120和导电通路的存储器层102。虽然未展示，但额外导电通路可使用类似形成方法形成以电耦合到存储器单元122中的每一个的控制栅极和选择栅极。在某些实施例中，一种硅化物层可形成于导电通路与导电装置(例如源极区域114或漏极区域116)之间以便降低接触电阻，尽管此未单独展示。

图3图解说明重布层(rdl)103在存储器层102上方的形成。rdl103经配置以提供其上覆组件之间的重布线互连。另外，rdl103经配置以电耦合其上覆组件与存储器层102的装置或衬底101。rdl103可包含包括多个金属层的堆叠式导电结构。所述金属层中的每一个可包含导电线或线路且透过金属通路电耦合到毗邻上覆或下伏金属层。举例来说，不同金属层中的数个间隔开的金属线166透过连接金属通路168而互连。此外，金属线166和金属通路168通过绝缘材料(例如金属间介电质(imd)160)而电绝缘。imd160可由氧化物(例如未经掺杂硅酸盐玻璃(usg)、氟化硅酸盐玻璃(fsg)、低介电系数材料或其它介电材料)形成。根据某些实施例，imd160包括聚合物材料。imd160可通过cvd、pvd、ald、旋涂或其它适合操作而形成。图3中仅为了图解说明而展示rdl103的金属层的配置和数目。rdl103的其它数目和配置仍在本揭露的所预期范围内。

仍参考图3，数个接垫结构104形成于rdl103的最顶层中。接垫结构104经形成以电耦合半导体装置100与外部装置或装置。在某些实施例中，接垫结构104透过rdl103的中间层中的金属线166和金属通路168而电耦合到存储器单元122中的至少一个。后续段落中更详细地描述接垫结构104的组件和制造步骤。

发明人已发现氢原子或蒸汽(水分子)留在存储器单元122(即，复合ono层)中。具体来说，此残留氢或蒸汽可通过与复合ono层(即，阻障层134、电荷捕获层136和穿隧层138)周围的所存储电荷相互作用且吸收这些电荷而污染ono层。由于所存储电荷的量与相应存储器单元的数据准确度密切相关，因此存储器单元122的数据完整性可显著减小。发明人进一步发现，氢原子或蒸汽可能来源于在形成接垫结构104时的热或清洁操作，穿透到和行进穿过rdl103和存储器层102的某些装置(例如介电材料)且到达ono层。因此，改善制造接垫结构104的现有程序以便防止氢和/或水污染是必要的。

图4到图10是根据某些实施例的制造图3中的半导体装置的接垫结构104的方法的中间结构的剖面图。所述方法以形成参考图3所描述和图解说明的rdl103继续，其中图3图解说明rdl103的中间金属层。参考图4，rdl103的最顶层的形成以形成接垫结构104开始。首先，在rdl103的金属线166或金属通路168上方形成导电接垫区域202。导电接垫区域202是由导电材料(例如铝、铜、钨、其合金、其组合或类似物)形成。导电接垫区域202可通过最初在rdl103的imd160上方毯覆沉积导电材料且将导电材料图案化成imd160上的经隔离导电接垫区域202(展示于图3中)而形成。在某些实施例中，导电接垫区域202具有介于约30μm与约200μm之间(举例来说，约60μm)的宽度。在某些实施例中，导电接垫区域202具有介于约1,300nm与约1,500nm之间(举例来说，1,400nm)的厚度。在从上面观看时，导电接垫区域202可具有圆形形状、多边形形状或条带形状。

随后，在导电接垫区域202上方形成保护区域204。保护区域204可覆盖导电接垫区域202。在所绘示实例中，保护区域204具有从剖面图与导电接垫区域202的侧壁对准的侧壁。保护区域204具有比导电接垫区域202大的硬度，且可由氮化钛或其它适合材料形成。作为示范性制造方法，保护区域204可通过最初毯覆沉积覆盖imd160和导电接垫区域202的保护材料且将毯覆材料图案化以去除导电接垫区域202的侧壁外的多余部分而形成。在某些实施例中，通过与保护区域204共享同一光刻掩模而连同保护区域204的图案化操作一起将导电接垫区域202图案化。在某些实施例中，保护区域204可具有介于约500埃与约1,500埃之间(举例来说，700埃)的厚度。

接下来，在导电接垫区域202和保护区域204上方形成复合介电层210。在某些实施例中，复合介电层210包含分层结构。在所绘示实施例中，第一氧化物层212保形地形成于保护区域204和imd160上方。第一氧化物层212可使用低压cvd(lpcvd)、等离子辅助cvd(pecvd)、pvd、ald或其它适合工艺而形成。在某些实施例中，第一氧化物层212具有介于约100nm与约500nm之间(举例来说，200nm)的厚度。第二氧化物层214经形成以覆盖第一氧化物层212。在某些实施例中，第二氧化物层214包括使用hdp-cvd工艺形成的高密度等离子(hdp)氧化物。与第一氧化物层212相比，使用hdp-cvd的第二氧化物层214可具有优选间隙填充性能且提供比第一氧化物层212的表面平滑的表面。在某些实施例中，第二氧化物层214具有介于约600nm与约1,200nm之间(举例来说，900nm)的厚度。第三氧化物层216随后形成于第二氧化物层214上方。在某些实施例中，第三氧化物层216是使用lpcvd、pecvd、pvd、ald或其它适合工艺形成。在某些实施例中，第三氧化物层216和第一氧化物层212是由同一材料形成。在某些实施例中，第三氧化物层216具有介于约500nm与约1,000nm之间(举例来说，800nm)的厚度。

所述方法以第一钝化层218的形成继续，如图5中所图解说明。第一钝化层218在复合层结构210上方形成为毯覆状层。在某些实施例中，第一钝化层218由介电材料(例如一种氮化硅、氧氮化硅、二氧化硅或二氧化钛)形成。在某些实施例中，第一钝化层218由不同于复合介电层210的介电材料的介电材料形成。举例来说，在当前实例中，第一钝化层218由氮化硅形成，以便与氧化硅相比提供对抗氢和水的优选保护能力。在某些实施例中，第一钝化层218具有介于约0.4μm与约0.8μm之间(举例来说，0.6μm)的厚度。在某些实施例中，第一钝化层218是使用cvd、pvd、ald或其它适合工艺形成。

参考图6，对接垫结构104执行蚀刻操作250，使得穿过第一钝化物218、复合介电层210和保护区域204形成凹槽221。凹槽221可部分地暴露导电接垫区域202的上部表面202a。在某些实施例中，导电接垫区域202的经暴露区具有介于约30μm与约100μm之间(举例来说，约50μm)的宽度w1。第一钝化物218、复合介电层210和保护区域204的侧壁228暴露于凹槽221。在某些实施例中，蚀刻操作250可为干式蚀刻、湿式蚀刻，或其组合。在所绘示实施例中，采用干式蚀刻或反应性离子蚀刻(rie)操作，其中大体上沿着垂直于导电接垫区域202的表面202a的垂直方向进行蚀刻。因此，界定所得凹槽221的侧壁228具有大体上垂直轮廓。虽然未展示，但光阻剂层可形成于第一钝化层218上方以界定凹槽221的几何形状。此外，在形成凹槽221之后，可对光阻剂层进行清洁或剥离。

在某些实施例中，为了确保从导电接垫区域202的表面202a完全去除钝化材料，可对导电接垫区域202进行过蚀刻，使得在蚀刻操作期间去除导电接垫区域202的深度。在某些实施例中，通过蚀刻操作250形成的导电接垫区域202的凹陷厚度小于约0.25μm，举例来说是0.1μm。

接下来，在第一钝化层218上方和在凹槽221中保形地形成第二钝化层220，如图7中所图解。第二钝化层220由复合介电层210和保护区域204横向环绕。在某些实施例中，第二钝化层220覆盖复合介电层210(即，氧化物层212、214和216)的侧壁和图6中先前暴露于凹槽221的上部表面202a。另外，第二钝化层220覆盖通过蚀刻操作250暴露于凹槽221的第一钝化层218的侧壁。在某些实施例中，第二钝化层220由介电材料(例如一种氮化硅、二氧化硅或二氧化钛)形成。在某些实施例中，第二钝化层220由不同于复合介电层210的介电材料的介电材料形成，以便保护复合介电层210免受氢和水破坏。在某些实施例中，第二钝化层220包含与第一钝化层218相同的材料(例如氮化硅)，且因此这两个钝化层可视为单个钝化层。在某些实施例中，第二钝化层220具有介于约0.8μm与约1.8μm之间(举例来说，1.2μm)的厚度。在某些实施例中，第二钝化层220是使用cvd、pvd、ald或其它适合工艺形成。

图8展示对第二钝化层220的图案化操作。执行蚀刻操作260以蚀刻第二钝化层220，使得凹槽223经形成以部分地暴露导电接垫区域202的上部表面202a。去除第二钝化层220在凹槽221内的水平部分，从而得到界定凹槽223的几何形状的经蚀刻第二钝化层224的垂直部分(或侧壁)。在某些实施例中，导电接垫区域202的经暴露区具有介于约30μm与约80μm之间(举例来说，约50μm)的宽度w2。在某些实施例中，由于经蚀刻第二钝化层224的侧壁厚度，暴露于凹槽223中的导电接垫区域202的区小于暴露于凹槽221中的区。在某些实施例中，宽度w2小于宽度w1。另外，经蚀刻第二钝化层224的侧壁覆盖第一钝化物218、复合介电层210和保护区域204的侧壁。在某些实施例中，经蚀刻第二钝化层224包含介于约0.8μm与约1.8μm之间(举例来说，1.2μm)的侧壁厚度。在某些实施例中，蚀刻操作260可为干式蚀刻、湿式蚀刻，或其组合。在所绘示实施例中，采用干式蚀刻或rie操作，使得沿着垂直于导电接垫区域202的表面202a的垂直方向蚀刻凹槽223，从而得到具有跨越保护区域204和复合介电层210的侧壁的厚度t1的大体上垂直侧壁轮廓。

在所绘示实施例中，以自对准方式执行蚀刻操作260。举例来说，在不使用额外掩模或光刻操作的情况下使用非等向性蚀刻操作260形成经蚀刻第二钝化层224的侧壁。因此，第二钝化层220的厚度经蚀刻使得经蚀刻第二钝化层224的大多数水平部分被去除且垂直侧壁部分保持围绕侧壁228。在某些实施例中，自对准蚀刻操作260使用干式蚀刻工艺对第二钝化层220执行毯覆式蚀刻或非选择性蚀刻。通过第二钝化层220的添加和自对准蚀刻而达成覆盖复合介电层210的经暴露侧壁和暴露导电接垫区域202的双重目的。因此，仅需要单个光刻操作。相比来说，现有方法利用单个钝化层沉积和两个单独光刻操作来暴露复合介电层的侧壁、沉积覆盖复合介电层的侧壁和导电接垫区域的表面的单个钝化层，且透过蚀刻单个钝化层而暴露导电接垫区域。基于前述内容，显然，所提出方法在节省至少一个光刻操作方面提供处理优点。此外，使用自对准图案化方法的经蚀刻第二钝化层224的侧壁厚度t1大于使用现有方案的图案化方法而获得的所述侧壁厚度。因此达成钝化层的优选钝化和保护性能。

在某些实施例中，自对准蚀刻操作260进一步去除覆盖第一钝化层218的第二钝化层220的水平部分220a(参见图7)。在某些实施例中，透过蚀刻操作260暴露第一钝化层218的水平部分218a。在某些实施例中，透过蚀刻操作260蚀刻水平部分218a的深度。在某些实施例中，经蚀刻第二钝化层224具有与第一钝化层218成水平的顶部部分。

参考图9，接触经蚀刻第二钝化层224的第一钝化层218的侧壁228充当第一钝化层218与经蚀刻第二钝化层224之间的界面。在某些实施例中，侧壁228与透过蚀刻操作250接触经蚀刻第二钝化层224的复合介电层210和保护区域204的侧壁大体上对准。在某些实施例中，介电层238(例如氧化硅)在经蚀刻第二钝化层224与第一钝化层218之间形成于垂直延伸侧壁228上。介电层238是薄膜且可先前在经蚀刻第二钝化层224沉积于第一钝化层218上之前形成于侧壁228上(尽管图6或图7中未单独展示)。介电层238可不同于第一钝化层218或经蚀刻第二钝化层224，且因此形成侧壁228上的可观察边界或界面。介电层238可不存在于复合介电层210的侧壁上。在某些实施例中，在蚀刻操作260期间，跨越第一钝化层218和第二钝化层220的水平部分218a的结合表面可不保持完全均匀。举例来说，凹坑232形成于界面/侧壁228周围的结合表面上。

仍参考图9，在某些实施例中，执行蚀刻操作260以确保从导电接垫区域202的表面202a完全去除钝化材料。在某些情形中，可对导电接垫区域202进行过蚀刻，使得在形成凹槽223期间去除导电接垫区域202的深度d1且表面202a是凹陷表面。形成凹陷表面202a的侧壁234，侧壁234与经蚀刻第二钝化层224的侧壁相遇。在某些实施例中，通过蚀刻操作260形成的导电接垫区域202的凹陷高度(即，侧壁234的高度)介于约100埃与约200埃之间。

在某些实施例中，经蚀刻第二钝化层224的侧壁包括上部部分224a和下部部分224b。在某些实施例中，上部部分224a由于自对准蚀刻操作260而具有渐缩形状。相比来说，下部部分224b具有相对垂直侧壁，所述相对垂直侧壁具有大体上相等厚度。下部部分224b可覆盖复合介电层210和保护区域204的侧壁。在某些实施例中，下部部分224b可部分地覆盖第一钝化层218的侧壁。在某些实施例中，在达成下部部分224b的相对垂直侧壁轮廓的同时，蚀刻操作260可在经蚀刻第二钝化层224的上部部分224a中形成拐角226。拐角226可通过蚀刻操作260形成为修圆拐角。在某些其它实例中，所述拐角包含在经蚀刻第二钝化层224的顶部部分的成角度表面与水平面之间测量的角度φ。在某些实施例中，角度φ介于约40度与约60度之间，举例来说为45度。

参考图10，导电插塞230形成于凹槽223中。导电插塞230由经蚀刻第二钝化层224的垂直部分横向环绕。导电插塞230由导电材料(例如钨、铜、钛、其组合或类似物)形成。在某些实施例中，导电插塞230部分地覆盖经蚀刻第二钝化层224。导电插塞230可通过cvd、pvd、电镀或其它适合方法形成。

在某些实施例中，在第二钝化层220的形成期间或之后执行某些热处理或清洁操作。由于复合介电层210的经暴露侧壁已由第二钝化层220覆盖，因此可包含氢或水的反应气体被第二钝化层220阻挡而不会穿透到复合介电层210中且不会到达存储器层102中的存储器单元122。存储器单元122的结构完整性可因此得以维持。

根据本揭露的实施例，一种制造半导体装置的方法包含：在衬底上形成存储器单元；形成导电接垫区域以电耦合到所述存储器单元；在所述导电接垫区域上方沉积介电层；在所述介电层上方形成第一钝化层；蚀刻所述第一钝化层到穿透所述介电层，由此暴露所述导电接垫区域的第一区；在所述第一钝化层和所述导电接垫区域的所述经暴露第一区上方形成第二钝化层；和蚀刻所述第二钝化层以暴露所述导电接垫区域的第二区。

根据本揭露的实施例，一种半导体装置包含衬底和电耦合到所述衬底的导电接垫区域。所述半导体装置也包含位于所述导电接垫区域上方的第一介电层和位于所述第一介电层上方的钝化层。所述钝化层包括覆盖所述第一介电层的横向延伸部分和位于所述第一介电层的侧壁上的垂直延伸部分。所述钝化层的所述横向延伸部分和所述垂直延伸部分透过垂直延伸边界而结合。

根据本揭露的实施例，一种半导体结构包含存储器单元和电耦合到所述存储器单元的接垫结构。所述接垫结构包含：导电接垫区域，其位于所述存储器单元上方；第一介电层，其放置于所述导电接垫区域上方；和第一钝化层，其位于所述第一介电层上方且暴露所述导电接垫区域的区。具有大体上相等厚度的所述第一钝化层的垂直部分覆盖所述第一介电层的侧壁且接触所述导电接垫区域的所述经暴露区。

前述内容概述数项实施例的装置，使得所属领域的技术人员可更佳理解本揭露的方面。所属领域的技术人员应了解，其可容易地使用本揭露作为设计或修改用于执行与本文中介绍的实施例相同的目的和/或达成与所述实施例相同的优点的其它工艺和结构的基础。所属领域的技术人员也应认识到，这些等效构造并不背离本揭露的精神和范围，且其可在不背离本揭露的精神和范围的情况下在本文中做出各种改变、替换和更改。

符号说明

100半导体装置

101衬底/半导体衬底

102存储器层

103重布层

104接垫结构

112隔离结构

114源极区域

116漏极区域

120层间介电质

122a存储器单元

122b存储器单元

132控制栅极/硅化物型控制栅极

134阻障层

136电荷捕获层

138穿隧层

140选择栅极

142掩模层

144选择栅极介电层

152选择栅极间隔件

154控制栅极间隔件

156蚀刻停止层

160金属间介电质

162导电通路/通路

164导电通路/通路

166金属线

168金属通路

202导电接垫区域/经隔离导电接垫区域

204保护区域

210复合介电层/复合层结构

212第一氧化物层/氧化物层

214第二氧化物层/氧化物层

216第三氧化物层/氧化物层

218第一钝化层/第一钝化物

218a水平部分

220第二钝化层

220a水平部分

221凹槽

223凹槽

224经蚀刻第二钝化层

224a上部部分

224b下部部分

226拐角

228侧壁/垂直延伸侧壁/界面

230导电插塞

232凹坑

234侧壁

238介电层

250蚀刻操作

260蚀刻操作/非等向性蚀刻操作/自对准蚀刻操作

d1深度

t1厚度/侧壁厚度

w1宽度

w2宽度

φ角度