一种半导体器件及其制备方法与流程

本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。

背景技术：

gan(氮化镓)半导体器件具有禁带宽度大、电子迁移率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景。

氮化镓高电子迁移率晶体管(hemt)是利用algan/gan异质结处的二维电子气形成的一种氮化镓器件，可以应用于高频、高压和大功率的领域。在进行氮化镓器件的封装工艺时，为了提高器件增益，减小接地电阻，通常采用通孔结构。在器件应用与射频微波频段时，源极上的通孔可等效为电感、电阻串联的形式，其中通孔电感会改变射频信号的相位，而电阻会造成功率损耗。因此，在射频器件设计过程中，如何优化通孔结构和布局是一项非常关键的技术。

技术实现要素：

有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以提供一种更加优化的通孔结构，提升半导体器件的输出功率。

第一方面，本发明实施例提供了一种半导体器件，包括：

衬底；

位于所述衬底上的多层半导体层，所述多层半导体层中形成有二维电子气；

位于所述多层半导体层远离所述衬底一侧，且位于所述多层半导体层的有源区内的多个源极、多个栅极和多个漏极；所述源极包括第一类源极和第二类源极，所述第一类源极包括位于所述有源区边缘的两个源极，所述第二类源极包括位于两个所述第一类源极之间的多个源极；

贯穿所述衬底和所述多层半导体层的通孔；所述通孔包括第一类通孔和第二类通孔，所述第一类源极在所述衬底上的垂直投影覆盖所述第一类通孔在所述衬底上的垂直投影，所述第二类源极在所述衬底上的垂直投影覆盖所述第二类通孔在所述衬底上的垂直投影，其中，每个所述第一类源极对应的第一类通孔形成的电感值大于每个所述第二类源极对应的第二类通孔形成的电感值。

进一步地，每个第一类源极对应的第一类通孔形成的自感大于每个第二类源极对应的第二类通孔形成的自感，和/或，每个第一类源极对应的第一类通孔形成的互感大于每个第二类源极对应的第二类通孔形成的互感。

进一步地，每个所述第一类源极对应的第一类通孔的横截面积之和小于每个所述第二类源极对应的第二类通孔的横截面积之和。

进一步地，每个所述第一类源极对应的第一类通孔的数量小于或者等于每个所述第二类源极对应的第二类通孔的数量。

进一步地，每个所述第一类通孔形成的电感值大于每个所述第二类通孔形成的电感值。

进一步地，每个所述第一类通孔的横截面形状与每个所述第二类通孔的横截面的形状相同或者不同。

进一步地，沿所述栅极延伸方向，相邻两个所述第一类通孔之间的距离小于相邻两个所述第二类通孔之间的距离。

进一步地，当每个所述第一类通孔的横截面形状与每个所述第二类通孔的横截面的形状相同时，沿所述栅极延伸方向，所述第一类通孔的延伸长度小于所述第二类通孔的延伸长度；和/或，沿所述栅极延伸方向的垂直方向，所述第一类通孔的延伸宽度小于所述第二类通孔的延伸宽度。

进一步地，当每个所述第一类通孔的横截面形状与每个所述第二类通孔的横截面的形状不同时，沿所述栅极延伸方向，相邻两个所述第一类通孔之间的距离大于相邻两个所述第二类通孔之间的距离。

进一步地，所述通孔的横截面形状包括圆形、椭圆形、矩形或者梯形；所述通孔的纵截面形状包括梯形或者矩形。

第二方面，本发明实施例还提供了一种半导体器件的制备方法，包括：

提供衬底；

在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气；

在所述多层半导体层远离所述衬底一侧，且在所述多层半导体层的有源区内制备多个源极、多个栅极和多个漏极；所述源极包括第一类源极和第二类源极，所述第一类源极包括位于所述有源区边缘的两个源极，所述第二类源极包括位于两个所述第一类源极之间的多个源极；

在所述衬底远离所述多层半导体层的一侧制备通孔，所述通孔贯穿所述衬底和所述多层半导体层；所述通孔包括第一类通孔和第二类通孔，所述第一类源极在所述衬底上的垂直投影覆盖所述第一类通孔在所述衬底上的垂直投影，所述第二类源极在所述衬底上的垂直投影覆盖所述第二类通孔在所述衬底上的垂直投影，其中，每个所述第一类源极对应的第一类通孔形成的电感值大于每个所述第二类源极对应的第二类通孔形成的电感值。

本发明实施例提供的半导体器件及其制备方法，源极包括位于有源区边缘的第一类源极和位于两个第一类源极之间的多个第二类源极，通孔包括与第一类源极对应的第一类通孔以及与第二类源极对应的第二类通孔，且每个第一类源极对应的第一类通孔形成的电感值大于每个第二类源极对应的第二类通孔形成的电感值。由于有源区中间位置的栅极与相邻的栅极共用第二类通孔，最外侧的栅极未与相邻栅极共用第一类通孔，设置第一类源极通孔电感值大于第二类源极通孔电感值，可以保证有源层中间栅极对应器件与外侧栅极对应器件所看到的等效通孔电感数值相同或者相近，保证不同栅极所对应器件输出信号的相位相同或者相近，保证多个栅极的输出功率在合成时成功率较高，解决不同栅极对应器件间存在的相位不平衡现象，提升半导体器件整体的输出功率和输出效率。

附图说明

为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。

图1本发明实施例提供的一种半导体器件的结构示意图；

图2是图1提供的半导体器件沿剖面线a-a’的剖面结构示意图；

图3是本发明实施例提供的另一种半导体器件的结构示意图；

图4是本发明实施例提供的又一种半导体器件的结构示意图；

图5是本发明实施例提供的再一种半导体器件的结构示意图；

图6是本发明实施例提供的半导体器件的制备方法流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。

常见的氮化镓芯片设计为多个栅极并联的形式，基于这样的设计形式可以获取更高的输出电流，进而获得更高功率的输出。在这样多栅极并联的芯片设计中，每一个栅极均可等效为一个独立的芯片，这些独立的芯片在输入端进行功率分配，在芯片的输出端进行功率合成。通俗的讲，射频功率的合成可看做是多个正弦波信号的叠加，当所要合成的正弦波信号具有相同相位时，输出端合成的功率具有最大的幅值。另一方面，在射频微波应用时，电容、电感等储能元件对射频微波信号具有改变相位的作用。为了在芯片输出端获得更大的功率输出，需要每个栅极所对应的独立的器件在输出端的信号具有相同的或接近的相位，即每个器件所看到的等效的电容、电感大小相同。

现有技术中的半导体器件可以包括源极、栅极和漏极，每个源极对应设置有多个通孔，且所有源极对应的通孔的布局相同。这种传统结构设计简单，制造方便，但是不同栅极所对应器件输出信号的相位不同，在输出端功率合成时，这种相位的差异会造成功率下降，进一步造成效率降低。

基于上述技术问题，本发明实施例提供了一种半导体器件，包括衬底；位于所述衬底上的多层半导体层，所述多层半导体层中形成有二维电子气；位于所述多层半导体层远离所述衬底一侧，且位于所述多层半导体层的有源区内的多个源极、多个栅极和多个漏极；所述源极包括第一类源极和第二类源极，所述第一类源极包括位于所述有源区边缘的两个源极，所述第二类源极包括位于两个所述第一类源极之间的多个源极；贯穿所述衬底和所述多层半导体层的通孔；所述通孔包括第一类通孔和第二类通孔，所述第一类源极在所述衬底上的垂直投影覆盖所述第一类通孔在所述衬底上的垂直投影，所述第二类源极在所述衬底上的垂直投影覆盖所述第二类通孔在所述衬底上的垂直投影，其中，每个所述第一类源极对应的第一类通孔形成的电感值大于每个所述第二类源极的对应的第二类通孔形成的电感值。采用上述技术方案，设置每个第一类源极对应的第一通孔电感值大于每个第二类源极对应的第二通孔电感值，可以保证有源层中间栅极对应器件与外侧栅极对应器件所看到的等效通孔电感数值相同或者相近，保证不同栅极所对应器件输出信号的相位相同或者相近，保证多个栅极的输出功率在合成时成功率较高，解决不同栅极对应器件间存在的相位不平衡现象，提升半导体器件整体的输出功率和输出效率。

以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明实施例提供的一种半导体器件的结构示意图，图2是图1提供的半导体器件沿剖面线a-a’的剖面结构示意图，如图1和图2所示，本发明实施例提供的半导体器件可以包括：

衬底10；

位于衬底10上的多层半导体层20，多层半导体层20中形成有二维电子气(two-dimensionalelectrongas，2deg)；

位于多层半导体层20远离衬底10的一侧，且位于多层半导体层20的有源区a内的多个源极31、多个栅极32和多个漏极33；源极31包括第一类源极311和第二类源极312，第一类源极311包括位于有源区a边缘的两个源极，第二类源极312包括位于两个第一类源极311之间的多个源极；

贯穿衬底10和多层半导体层20的通孔40；通孔40包括第一类通孔41和第二类通孔42，第一类源极311在衬底10上的垂直投影覆盖第一类通孔41在衬底10上的垂直投影，第二类源极312在衬底10上的垂直投影覆盖第二类通孔42在衬底10上的垂直投影，其中，每个第一类源极311对应的第一类通孔41形成的电感值大于每个第二类源极312对应的第二类通孔42形成的电感值。

示例性的，每个第一类源极311对应设置有至少一个第一类通孔41，每个第二类源极312对应设置有至少一个第二类通孔42，由于位于中间位置的栅极32与相邻的栅极32共用第二类源极312上的第二类通孔42，而最外侧栅极32未与相邻栅极32共用第一类源极311上的第一类通孔41，因此本发明实施例创造性地设置每个第一类源极311对应的第一类通孔41形成的电感值大于每个第二类源极312对应的第二类通孔42形成的电感值，优选地，每个所述第一类通孔41形成的电感值大于每个所述第二类通孔42形成的电感值，如此可以完全保证有源层a中间位置的栅极32对应器件与外侧位置的栅极32对应器件所看到的等效通孔电感数值相同或者相近，保证不同栅极32所对应器件输出信号的相位相同或者相近，保证多个栅极32的输出功率在合成时成功率较高，解决不同栅极32对应器件间存在的相位不平衡现象，提升半导体器件整体的输出功率和输出效率。

示例性的，衬底基板10的材料可由硅、蓝宝石、碳化硅、砷化镓、金刚石等中的其中一种材料形成，还可以是其他适合生长氮化镓的材料。

多层半导体层20位于衬底基板10一侧，多层半导体层20具体可以为iii-v族化合物的半导体材料，例如可由砷化镓、铝镓砷、氮化镓、铝镓氮或铟镓氮中的一种或者一种以上的材料形成。

源极31、栅极32和漏极33位于多层半导体层20上远离衬底基板10的一侧，栅极32位于源极31和漏极33之间，如图2所示。可选的，源极31、漏极33与多层半导体层20形成欧姆接触，栅极32与多层半导体层20形成肖特基接触。可选的，源极31和漏极33的材质可以为ni、ti、al、au等金属中的一种或多种的组合，栅极32的材质可以为ni、pt、pb、au等金属中的一种或多种的组合。栅极32可以是单层金属栅极，也可以是双层金属的叠层或多层栅极结构，例如，多层栅极结构可以在栅极与多层半导体层20之间设置一层绝缘介质(例如sio2)的mis结构。可选的，栅极32的形状可以为矩形，如图2所示；还可以为t型(图中未示出)，即栅极32的部分位于多层半导体层20中，保证栅极32与多层半导体层20的肖特基接触良好。

需要说明的是，本发明实施例仅以源极31在有源区a内的位置对第一类源极311和第二类源极312进行分类，即从源极31的设置位置对第一类源极311和第二类源极312进行分类，第一类源极311位于有源区a的最外侧，第二类源极312位于两个第一类源极311之间。可以理解的是，除了从源极31的设置位置进行分类外，还可以从源极31是否被两个栅极32共用的情况进行分类。具体的，第一类源极311指的是仅为一个栅极32提供电荷移动的源极，不存在两个栅极32共用情况的源极；第二类源极312指的是为两个栅极32提供电荷移动的源极，两个栅极32共用位于其间的源极以及源极对应的通孔。

进一步需要说明的是，在图1所示的俯视图中，多层半导体层20和衬底10重合，图1作为示例性说明，仅示出了半导体层20。

综上，本发明实施例提供的半导体器件，源极包括位于有源区边缘的第一类源极和位于两个第一类源极之间的多个第二类源极，通孔包括与第一类源极对应的第一类通孔以及与第二类源极对应的第二类通孔，且每个第一类源极对应的第一类通孔形成的电感值大于每个第二类源极对应的第二类通孔形成的电感值。由于有源区中间位置的栅极与相邻的栅极共用第二类通孔，最外侧的栅极未与相邻栅极共用第一类通孔，设置每个第一类源极对应的第一通孔电感值大于每个第二类源极对应的第二通孔电感值，可以保证有源层中间栅极对应器件与外侧栅极对应器件所看到的等效通孔电感数值相同或者相近，保证不同栅极所对应器件输出信号的相位相同或者相近，保证多个栅极的输出功率在合成时成功率较高，解决不同栅极对应器件间存在的相位不平衡现象，提升半导体器件整体的输出功率和输出效率。

可选的，继续参考图1所示，栅极32在源极32与漏极33之间呈叉指状分布，且多个栅极32包括至少四个栅极32，四个栅极32并联设置。

可以理解的是，每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值，可以是每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，还可以是每个第一类源极311对应的第一类通孔41形成的互感大于每个第二类源极312对应的第二类通孔42形成的互感，下面将分别从以上两个方面进行说明。

首先对每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感的情况进行说明。可选的，每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，可以是每个第一类源极311对应的第一类通孔41的横截面积之和小于每个第二类源极312对应的第二类通孔42的横截面积之和。示例性的，当每个第一类源极311对应的第一类通孔41的横截面积之和小于每个第二类源极312对应的第二类通孔42的横截面积之和时，每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，保证每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值，保证不同栅极32所对应器件输出信号的相位相同或者相近，保证多个栅极32的输出功率在合成时成功率较高，提升半导体器件整体的输出功率和输出效率。

具体的，每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，可以是每个第一类源极311对应的第一类通孔41的数量小于每个第二类源极312对应的第二类通孔42的数量。

继续参考图1所示，图1中设置每个第一类源极311对应的第一类通孔41的数量为1，每个第二类源极312对应的第二类通孔42的数量为2，设置每个第一类源极311对应的第一类通孔41的数量小于每个第二类源极312对应的第二类通孔42的数量，可以保证每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，保证每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值，保证不同栅极32所对应器件输出信号的相位相同或者相近，保证多个栅极32的输出功率在合成时成功率较高，提升半导体器件整体的输出功率和输出效率。

具体的，每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，还可以在每个第一类源极311对应的第一类通孔41和每个第二类源极312对应的第二类通孔42的数量相同的情况下，每个第一类通孔41的横截面积小于每个第二类通孔42的横截面积。

图3是本发明实施例提供的另一种半导体器件的结构示意图，图3以每个第一类源极311对应的第一类通孔41和每个第二类源极312对应的第二类通孔42的数量相同，且每个第一类通孔41的横截面形状与每个第二类通孔42的横截面的形状相同的情况为例进行说明。当每个第一类通孔41的横截面形状与每个第二类通孔42的横截面的形状相同时，沿栅极32延伸方向，第一类通孔41的延伸长度l1小于第二类通孔42的延伸长度l2；和/或，沿栅极32延伸方向的垂直方向，第一类通孔的延伸宽度w1小于第二类通孔42的延伸宽度w2。如图3所示，设置第一类通孔41的延伸长度l1小于第二类通孔42的延伸长度l2；和/或，第一类通孔的延伸宽度w1小于第二类通孔42的延伸宽度w2，可以保证在第一类通孔41与第二类通孔42数量相同，且每个第一类通孔41的横截面形状与每个第二类通孔42的横截面的形状相同的情况下，每个第一类通孔41的横截面积小于每个第二类通孔42的横截面积，保证每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，进而每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值，保证不同栅极32所对应器件输出信号的相位相同或者相近，保证多个栅极32的输出功率在合成时成功率较高，提升半导体器件整体的输出功率和输出效率。

图4是本发明实施例提供的又一种半导体器件的结构示意图，图4以第一类通孔41和第二类通孔42的数量相同，但每个第一类通孔41的横截面形状与每个第二类通孔42的横截面的形状不同的情况为例进行说明。如图4所示，第一类通孔41的形状可以为圆形，第二类通孔42的形状可以为椭圆形，且每个第一类通孔41的横截面积小于第二类通孔42的横截面积，可以保证在第一类通孔41于第二类通孔42数量相同，通过设置每个第一类通孔41的横截面形状与每个第二类通孔42的横截面的形状不同，保证每个第一类通孔41的横截面积小于每个第二类通孔42的横截面积，保证每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，进而每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值，保证不同栅极32所对应器件输出信号的相位相同或者相近，保证多个栅极32的输出功率在合成时成功率较高，提升半导体器件整体的输出功率和输出效率。

综上，通过设置每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，可以通过设置每个第一类源极311对应的第一类通孔41的横截面积之和小于每个第二类源极312对应的第二类通孔42的横截面积之和的方式实现，具体可以是设置每个第一类源极311对应的第一类通孔41的数量小于每个第二类源极312对应的第二类通孔42的数量，或者还可以在第一类源极311对应的第一类通孔41的数量与每个第二类源极312对应的第二类通孔42的数量相同的情况下，设置每个第一类通孔41的横截面形状与每个第二类通孔42的横截面的形状相同或者不同，保证每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，保证每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值，保证不同栅极32所对应器件输出信号的相位相同或者相近，保证多个栅极32的输出功率在合成时成功率较高，提升半导体器件整体的输出功率和输出效率。需要说明的是，其他满足每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感的通孔的布局方式也在本发明实施例的保护范围内，这里不再赘述。

接下来对每个第一类源极311对应的第一类通孔41形成的互感大于每个第二类源极312对应的第二类通孔42形成的互感的情况进行说明。可选的，每个第一类源极311对应的第一类通孔41形成的互感大于每个第二类源极312对应的第二类通孔42形成的互感，可以是沿栅极32的延伸方向，相邻两个第一类通孔41之间的距离小于相邻两个第二类通孔42之间的距离。具体的，图5是本发明实施例提供的再一种半导体器件的结构示意图，如图5所示，相邻两个第一类通孔41之间的距离l3小于相邻两个第二类通孔42之间的距离l4，保证相邻两个第一类通孔41之间的互感大于相邻两个第二类通孔42之间的互感，进而保证每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值，保证不同栅极32所对应器件输出信号的相位相同或者相近，保证多个栅极32的输出功率在合成时成功率较高，提升半导体器件整体的输出功率和输出效率。需要说明的是，其他满足每个第一类源极311对应的第一类通孔41形成的互感大于每个第二类源极312对应的第二类通孔42形成的互感的通孔的布局方式也在本发明实施例的保护范围内，这里不再赘述。

在另一种实施例中，当每个所述第一类通孔41的横截面形状与每个所述第二类通孔42的横截面的形状不同时，沿所述栅极延伸方向，相邻两个所述第一类通孔41之间的距离还可以大于相邻两个所述第二类通孔42之间的距离，以保证每个第一类源极311对应的第一类通孔41形成的电感大于每个第二类源极312对应的第二类通孔42形成的电感。具体如图4所示，第一类通孔41的形状可以为圆形，第二类通孔42的形状可以为椭圆形，每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，所以，沿所述栅极延伸方向，相邻两个所述第一类通孔41之间的距离大于相邻两个所述第二类通孔42之间的距离，也可以实现每个第一类源极311对应的第一类通孔41形成的总电感大于每个第二类源极312对应的第二类通孔42形成的电感。

综上，通过设置每个第一类源极311对应的第一类通孔41形成的自感大于每个第二类源极312对应的第二类通孔42形成的自感，和/或，设置每个第一类源极311对应的第一类通孔41形成的互感大于每个第二类源极312对应的第二类通孔42形成的互感，均可以保证每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值。本发明实施例仅单纯从自感的角度或者互感的角度进行了说明，可以理解的是，还可以结合自感和互感，共同作用增加每个第一类源极311对应的第一类通孔41形成的第一通孔电感值，保证每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值，保证不同栅极32所对应器件输出信号的相位相同或者相近，保证多个栅极32的输出功率在合成时成功率较高，提升半导体器件整体的输出功率和输出效率。

可选的，继续参考图1、图3、图4和图5所示，通孔40的横截面形状可以包括圆形、椭圆形、矩形或者梯形，图中仅以圆形和椭圆形为例进行了说明；继续参考图2所示，通孔40的纵截面形状可以包括梯形或者矩形，图中仅以梯形为例进行了说明；本发明实施例对通孔40的横截面形状和纵截面形状不进行限定，只需保证每个第一类源极311对应的第一类通孔41形成的第一通孔电感值大于每个第二类源极312对应的第二类通孔42形成的第二通孔电感值即可。

可选的，继续参考图2所示，本发明实施例提供的半导体器件还可以包括位于通孔40内壁的导电材料50以及位于衬底10远离多层半导体层20一侧的背面金属60，源极31通过导电材料50与背面金属60电连接，实现接地设置。可选的，导电材料50可以包括金或者金锡合金。

继续参考图1所示，本发明实施例提供的半导体器件还可以包括无源区b，无源区b围绕有源区a，有源区a可以理解为半导体器件的工作区域，其中存在有大量的二维电子气、电子或者空穴等；无源区b可以理解为半导体器件的非工作区域，其中不存在二维电子气、电子或者空穴，例如通过台面刻蚀工艺(mesaetch)、离子注入工艺或氧化隔离工艺后消除或隔离掉了位于其下的二维电子气、电子或空穴。半导体器件还可以包括无源区b内且位于多层半导体层20远离衬底10一侧的栅极焊盘71和漏极焊盘72；栅极焊盘71通过栅极互连金属73与有源区a内的栅极32连接；漏极焊盘72通过漏极互联金属74与有源区b内的漏极33连接。通过栅极互连金属73实现有源区a内的栅极32与无源区b内的栅极焊盘71的电连接；通过漏极互联金属74实现有源区a内的漏极33与无源区b内的漏极焊盘72的电连接，进而实现有源区a与无源区b的连接，保证半导体器件正常工作。

可选的，继续参考图2所示，本发明实施例提供的多层半导体层20可以包括位于衬底10上的成核层201；位于成核层201远离衬底10一侧的缓冲层202；位于缓冲层202远离成核层201一侧的沟道层203；位于沟道层203远离缓冲层202一侧的势垒层204，势垒层204和沟道层203形成异质结结构，在异质结界面处形成2deg。

示例性的，成核层201和缓冲层202的材料可以为氮化物，具体可以为gan或aln或其他氮化物，成核层201和缓冲层202可以用于匹配衬底基板10的材料和外延沟道层203。沟道层203的材料可以为gan或者其他半导体材料，例如inaln。势垒层204位于沟道层203上方，势垒层204的材料可以是能够与沟道层203形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或氮类化物半导体材料，例如inxalygazn1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。可选的，沟道层203和势垒层204组成半导体异质结结构，在沟道层203和势垒层204的界面处形成高浓度二维电子气。

应该理解，本发明实施例是从半导体器件结构设计的角度来改善半导体器件的输出功率。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(highelectronmobilitytransistor，简称hemt)、绝缘衬底上的硅(silicon-on-insulator，简称soi)结构的晶体管、砷化镓(gaas)基的晶体管以及金属氧化层半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，简称mosfet)、金属绝缘层半导体场效应晶体管(metal-semiconductorfield-effecttransistor，简称misfet)、双异质结场效应晶体管(doubleheterojunctionfield-effecttransistor，简称dhfet)、结型场效应晶体管(junctionfield-effecttransistor，简称jfet)，金属半导体场效应晶体管(metal-semiconductorfield-effecttransistor，简称mesfet)，金属绝缘层半导体异质结场效应晶体管(metal-semiconductorheterojunctionfield-effecttransistor，简称mishfet)或者其他场效应晶体管。

基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，如图6所示，本发明实施例提供的半导体器件的制备方法可以包括：

s110、提供衬底。

示例性的，衬底的材料可以为si、sic或者蓝宝石，还可以是其他适合生长氮化镓的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。

s120、在所述衬底一侧制备多层半导体层，所述多层半导体层中形成有二维电子气。

示例性的，多层半导体层位于衬底一侧，多层半导体层具体可以为iii-v族化合物的半导体材料，多层半导体层中形成有2deg。

s130、在所述多层半导体层远离所述衬底一侧，且在所述多层半导体层的有源区内制备多个源极、多个栅极和多个漏极；所述源极包括第一类源极和第二类源极，所述第一类源极包括位于所述有源区边缘的两个源极，所述第二类源极包括位于两个所述第一类源极之间的多个源极。

示例性的，源极与漏极与多层半导体层形成欧姆接触，栅极与多层半导体层形成肖特基接触。可选的，可以通过光刻、沉积或刻蚀等工艺形成源极、栅极和漏极，也可以在形成源极和漏极之后，通过离子注入工艺或氧化隔离工艺消除掉无源区对应的二维电子气之后，再形成栅极，本发明实施例对如何制备多个源极、多个栅极和多个漏极不进行限定。

s140、在所述衬底远离所述多层半导体层的一侧制备通孔，所述通孔贯穿所述衬底和所述多层半导体层；所述通孔包括第一类通孔和第二类通孔，所述第一类源极在所述衬底上的垂直投影覆盖所述第一类通孔在所述衬底上的垂直投影，所述第二类源极在所述衬底上的垂直投影覆盖所述第二类通孔在所述衬底上的垂直投影，其中，每个所述第一类源极对应的第一类通孔形成的第一通孔电感值大于每个所述第二类源极对应的第二类通孔形成的第二通孔电感值。

示例性的，可以从衬底远离多层半导体层的一侧对衬底和多层半导体层进行刻蚀，形成与源极对应的通孔，保证第一类源极在衬底上的垂直投影覆盖第一类通孔在衬底上的垂直投影，第二类源极在衬底上的垂直投影覆盖第二类通孔在衬底上的垂直投影，通过合理设置第一类通孔和第二类通孔的布局，保证每个第一类源极对应的第一类通孔形成的第一通孔电感值大于每个第二类源极对应的第二类通孔形成的第二通孔电感值。

综上，本发明实施例提供的半导体器件的制备方法，通过制备与有源区边缘的第一类源极对应的第一类通孔，以及制备与有源区中间区域的第二类源极对应的第二类通孔，通过合理设置第一类通孔和第二类通孔的布局，保证每个第一类源极对应的第一类通孔形成的第一通孔电感值大于每个第二类源极对应的第二类通孔形成的第二通孔电感值。由于有源区中间位置的栅极与相邻的栅极共用第二类通孔，最外侧的栅极未与相邻栅极共用第一类通孔，设置每个第一类源极对应的第一通孔电感值大于每个第二类源极对应的第二通孔电感值，可以保证有源层中间栅极对应器件与外侧栅极对应器件所看到的等效通孔电感数值相同或者相近，保证不同栅极所对应器件输出信号的相位相同或者相近，保证多个栅极的输出功率在合成时成功率较高，解决不同栅极对应器件间存在的相位不平衡现象，提升半导体器件整体的输出功率和输出效率。

可选的，多层半导体层还可以包括围绕所述有源区的无源区，所述制备方法还可以包括：

在所述多层半导体远离所述衬底的一侧且在所述无源区内制备栅极焊盘、栅极互联金属、漏极焊盘和漏极互联金属；

所述栅极焊盘通过栅极互连金属与所述有源区内的栅极连接；

所述漏极焊盘通过漏极互联金属与所述有源区内的漏极连接。

示例性的，在衬底一侧制备多层半导体层之后，还可以在多层半导体层内形成有源区和无源区。具体的，有源区为半导体器件的工作区域，其中存在有大量的二维电子气、电子或者空穴等；无源区为半导体器件的非工作区域，其中不存在二维电子气、电子或者空穴。在形成多层半导体层之后，可以通过台面刻蚀工艺、离子注入工艺或氧化隔离工艺后消除或隔离掉了位于其下的二维电子气、电子或空穴，形成无源区。

本发明实施例提供的半导体器件的制备方法还可以包括半导体器件还可以包括在多层半导体远离衬底的一侧且在无源区内制备栅极焊盘、栅极互联金属、漏极焊盘和漏极互联金属；栅极焊盘通过栅极互连金属与有源区内的栅极连接；漏极焊盘通过漏极互联金属与有源区内的漏极连接。通过栅极互连金属实现有源区内的栅极与无源区内的栅极焊盘的电连接；通过漏极互联金属实现有源区a内的漏极与无源区内的漏极焊盘的电连接，进而实现有源区与无源区的连接，保证半导体器件正常工作。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。