CPI测试结构及基于该结构的失效分析方法与流程

本发明涉及半导体集成电路领域，特别是涉及一种cpi测试结构。本发明还涉及一种基于该cpi测试结构的失效分析方法。

背景技术：

低介电常数物质(low-k)顾名思义，即介电常数(k)比较低(低于二氧化硅，k＝3.9)的电介质，为了提高集成电路的性能和速度，越来越多，越来越小的晶体管被集成到芯片中。随着集成电路向高端工艺发展，芯片中不同层导线之间的距离也随之减小。用作导线之间绝缘层的二氧化硅(sio2)由于厚度的不断缩小使得自身电容增大。这种电荷的积聚将干扰信号传递，降低电路的可靠性，并且限制了频率的进一步提高。为了解决这个问题，先进集成电路制造工艺将应用低介电常数材料代替传统的二氧化硅绝缘材料,低介电常数(low-k)材质已被广泛应用。

但是由于低介电常数物质还需要经受苛刻的工业加工过程，它的强度，韧性，耐热性，耐酸性都要有严格的限制。低介电常数材质的一个弱点是其机械强度低，在外力的作用下容易开裂，进而诱发金属扩散及器件失效。尤其是封装工艺中的芯片切割工艺很容易导致芯片中的介电层开裂。cpi(芯片封装交互作用),chippackageinteraction，指的是由低k材料和高密度倒装芯片封装引起的新失效机理，高端集成电路制造中常引入cpi(芯片封装交互作用)测试结构以评估和监控封装工艺对芯片的影响。

传统的cpi测试结构如图1a,b所示。它是利用芯片中较低的金属层次在芯片四周布置金属连线，金属连线的两端通过表面的铝焊垫引出。若有封装工艺导致的介质层/金属连线断裂，则通过测试两个铝焊垫之间的金属连线电阻可反应出来。这种结构在金属连线有开路发生，需要通过失效分析找出准确的失效位置时，由于测试结构的金属连线长度过长且大部分位于离芯片表面较深的层次，无法用常规的pvc(被动电压衬度)或avc(主动电压衬度)的方法定位。因此需要一种适合于失效分析的cpi测试结构。

技术实现要素：

本申请所要解决的技术问题是，需要设计一种方便高效适合于失效分析的cpi测试结构。

为了解决上述技术问题，本发明公开了一种cpi测试结构，包括：基底，其中形成有层间介电层；钝化层；设置在所述基底表面；顶层金属层，设置在所述钝化层下方；层间金属层，其包括贯穿所述层间介电层的层间互连结构，所述层间互连结构设置有首端和末端，所述首端和末端分别与顶层金属层电连接；所述层间互连结构还包括多个凸出端部，所述凸出端部延伸至顶层金属层并与顶层金属层电连接。

优选地，所述层间介电层的材料为低介电常数材质。

优选地，所述层间介电层的材料的介电常数小于3.0。

优选地，所述首端和末端通过铝焊垫引出至所述基底表面。

优选地，所述层间互连结构还包括通孔，所述层间金属层之间通过通孔连接。

优选地，所述首端、末端以及凸出端部通过通孔与顶层金属层电连接。

优选地，所述基底中还形成有层间刻蚀停止层，所述层间介电层形成于所述层间刻蚀停止层上，所述层间互连结构贯穿所述层间刻蚀停止层。

优选地，所述顶层金属层的材料为铜。

优选地，所述层间刻蚀停止层的材料为氮化硅。

优选地，所述钝化层的材料为氧化硅/氮化硅叠层。。

本发明还提供了一种基于cpi测试结构的失效分析方法，包括以下步骤：步骤一，将所述cpi测试结构植入芯片；步骤二，当电性测试有失效发生时，将芯片去掉钝化层至顶层金属线暴露出来；步骤三，确定失效位置。

优选地，用干法刻蚀的方法去掉钝化层。

优选地，步骤三中，用二分法通过探针分段测试所述首端、末端和所述凸出端部之间的电阻，直至最终确定失效位置。

优选地，步骤三中，用电压衬度原理确定失效点位置。

优选地，还包括步骤四，用fib在步骤三所确定的失效位置区域进行剖面形貌分析或制成tem样品进行形貌及成分分析以确定失效的准确位置及成因。

附图说明

图1a为现有技术中的cpi测试结构平面示意图。

图1b为现有技术中的cpi测试结构剖面示意图。

图2为本发明cpi测试结构剖面示意图。

图3为本发明去掉钝化层后的cpi测试结构剖面示意图。

图4为本发明的基于cpi测试结构的失效分析方法一种较佳实施例示意图。

图5为本发明的基于cpi测试结构的失效分析方法另一种较佳实施例示意图。

附图标记说明

10基底11层间介电层

12钝化层13顶层金属层

131层间金属层132层间刻蚀停止层

14层间互连结构141首端

142末端143凸出端部

1431凸出端部第一位置1432凸出端部第二位置

15通孔16第一铝焊垫

17第二铝焊垫20第一探针

21第二探针第一位置22第二探针第二位置

30裂纹40接地位置

具体实施方式

下面结合附图对本发明的具体实施例做详细的说明。

实施例一cpi测试结构

本发明的cpi测试结构剖面图如图2所示，包括基底10，所述基底10中形成有层间介电层11。所述基底表面形成有钝化层12，钝化层12的下方形成有顶层金属层13。

所述基底10中还形成有层间金属层131，层间金属层131包括贯穿层间介电层11的层间互连结构14。所述基底10中形成的层间金属结构至少为一层，每一层层间金属结构包括所述层间介电层11以及贯穿所述层间介电层11的层间互连结构14。本实施例中，以所述基底10中形成有五层层间金属层131为例，但不仅限于五层。

层间互连结构14设置有首端141和末端142，所述首端141和末端142分别与顶层金属层电连接。本实施例中，所述首端141和末端142通过第一铝焊垫16和第二铝焊垫17引出至所述基底10表面。所述层间互连结构14还包括通孔15，所述层间金属层131之间通过通孔15连接。

层间互连结构14还设置有多个凸出端部143，所述凸出端部143延伸至顶层金属层并与顶层金属层电连接。本实施例中，凸出端部143通过通孔15与顶层金属层电连接。

这样，层间互连结构14凸出位置延伸到顶层金属层就形成了虚设的(dummy)顶层金属结构。本实施例中，该金属层的材料为铜。所述层间互连结构用于与顶层金属层实现电连接，也可以用于与外部电路实现电连接。所述层间互连结构的材料可以为铜。

层间介电层11用于使所述层间互连结构14之间相互绝缘。本实施例中，所述层间介电层的材料为低介电常数材质，从而可以有效地降低所述层间互连结构14之间的寄生电容。层间介电层11的材料一般为基于二氧化硅的低介电常数材料，例如掺氟的二氧化硅(fsg)。也可以是介电常数小于3.0的其他材料。

所述基底10中还形成有层间刻蚀停止层132，用于在所述层间互连结构14的形成工艺过程中定义刻蚀停止的位置。所述层间介电层11形成于所述层间刻蚀停止层132上，所述层间互连结构14贯穿所述层间刻蚀停止层132。所述层间刻蚀停止层132的材料可以是氮化硅。

所述基底10的表面形成有钝化层12，所述钝化层用于把金属层与腐蚀介质完全隔开，防止金属与腐蚀介质接触，从而使金属层基本停止溶解形成钝态达到防腐蚀的作用。所述钝化层12的材料可以为氧化硅/氮化硅叠层，氮化硅在最表面。

实施例二基于cpi测试结构的失效分析方法一

本发明的基于cpi测试结构的失效分析方法的一种实施例包括以下步骤：

步骤一，将所述cpi测试结构植入芯片。

所述cpi测试结构包括基底10，所述基底10中形成有层间介电层11。所述基底表面形成有钝化层12，钝化层12的下方形成有顶层金属层13。所述基底10中还形成有层间金属层131，层间金属层131包括贯穿层间介电层11的层间互连结构14。所述基底10中形成的层间金属结构至少为一层，每一层层间金属结构包括所述层间介电层11以及贯穿所述层间介电层11的层间互连结构14。本实施例中，以所述基底10中形成有五层层间金属层131为例，但不仅限于五层。层间互连结构14设置有首端141和末端142，所述首端141和末端142分别与顶层金属层电连接。本实施例中，所述首端141和末端142通过铝焊垫引出至所述基底10表面。所述层间互连结构14还包括通孔15，所述层间金属层131之间通过通孔15连接。层间互连结构14还设置有多个凸出端部143，所述凸出端部143延伸至顶层金属层并与顶层金属层电连接。本实施例中，凸出端部143通过通孔15与顶层金属层电连接。这样，层间互连结构14凸出位置延伸到顶层金属层就形成了虚设的(dummy)顶层金属结构。本实施例中，该金属层的材料为铜。所述层间互连结构用于与顶层金属层实现电连接，也可以用于与外部电路实现电连接。所述层间互连结构的材料可以为铜。层间介电层11用于使所述层间互连结构14之间相互绝缘。本实施例中，所述层间介电层的材料为低介电常数材质，从而可以有效地降低所述层间互连结构14之间的寄生电容。层间介电层11的材料可以是掺氟的二氧化硅(fsg)、掺硼的二氧化硅(bsg)、掺磷的二氧化硅(psg)、掺硼磷的二氧化硅(bpsg)中的一种。所述基底10中还形成有层间刻蚀停止层132，用于在所述层间互连结构14的形成工艺过程中定义刻蚀停止的位置。所述层间介电层11形成于所述层间刻蚀停止层132上，所述层间互连结构14贯穿所述层间刻蚀停止层132。所述层间刻蚀停止层132的材料可以是氮化硅。

步骤二，当电性测试有失效发生时，将芯片去掉钝化层至顶层金属线暴露出来；

如上文所述，在所述基底10的表面形成有钝化层12，所述钝化层用于把金属层与腐蚀介质完全隔开，防止金属与腐蚀介质接触，从而使金属层基本停止溶解形成钝态达到防腐蚀的作用。所述钝化层12的材料可以为二氧化硅。而本实施例的方法是先去掉所述钝化层12，再进行失效分析，去掉钝化层后的cpi测试结构剖面示意图如图3所示。

本实施例中去掉钝化层12的方法采用了干法刻蚀中的反应离子刻蚀(rie-reactiveionetching)。通过活性离子对衬底的物理轰击和化学反应双重作用刻蚀，兼有各向异性和选择性好的优点。

由于本实施例利用的是顶层金属来定位，因此在失效分析过程中只需用去掉钝化层即可，可节省失效分析过程中剥掉更多金属及介电层次所花的时间，提高失效分析效率。

步骤三，确定失效位置。

如图4所示，本实施例利用二分法通过探针测试确定cpi结构短路位置。使用两根探针，分别为第一探针20和第二探针，将第一探针20置于所述层间互连结构14的首端141，第二探针置于所述层间互连结构14的多个凸出端部143中的第一位置21，如果测试结果为正常，那么该两个探针所在位置之间没有裂纹。

由于所述首端141和末端142通过第一铝焊垫16和第二铝焊垫17引出至所述基底10表面，因此可以把第一探针20置于第一铝焊垫16上，第二探针置于所述层间互连结构14的多个凸出端部143中的第一位置21，如果测试结果为正常，那么该两个探针所在位置之间没有裂纹。

然后可以将第二探针置于所述多个凸出端部143中的第二位置22，如果测试结果为开路，那么裂纹30位于这两个位置之间。

该实施例利用分布于芯片四周的众多粗厚的顶层金属线作为一个接触点，用探针采用二分法分段测试金属线与原先芯片表面一个铝焊垫间的电特性，逐步缩小范围，直至最终找到失效点对应的芯片表面位置。

实施例三基于cpi测试结构的失效分析方法二

步骤一，将所述cpi测试结构植入芯片。

本方法中的cpi测试结构与实施例二相同，在此不再赘述。

步骤二，当电性测试有失效发生时，将芯片去掉钝化层至顶层金属线暴露出来。

步骤三，确定失效位置。

如图5所示，也可在顶层金属线暴露出来后，用失效分析中常用的pvc的方法确定失效位置，具体方法为：

将第一铝焊垫16接地后，利用电压衬度原理确定失效点。裂纹30所在的凸出端部143的其中一个位置一侧(如凸出端部第一位置1431)的金属线电压衬度亮，另裂纹所在的凸出端部143一侧(如凸出端部第二位置1432)电压衬度暗。

实施例四基于cpi测试结构的失效分析方法三

步骤一，将所述cpi测试结构植入芯片。

步骤二，当电性测试有失效发生时，将芯片去掉钝化层至顶层金属线暴露出来。

步骤三，确定失效位置。

步骤四，在失效位置用fib进行剖面分析或制成tem样品进行分析，得到失效点的物理形貌以判断失效原因。

在失效位置，可以采用fib进行剖面分析。fib(聚焦离子束，focusedionbeam)是将液态金属(ga)离子源产生的离子束经过离子枪加速,聚焦后照射于样品表面产生二次电子信号取得电子像。此功能与sem(扫描电子显微镜)相似,或用强电流离子束对表面原子进行剥离,以完成微、纳米级表面形貌加工。通常是以物理溅射的方式搭配化学气体反应，有选择性的剥除金属,氧化硅层或沉积金属层。

也可以制成tem样品进行分析，从纳米或微米尺度的试样中直接切取可供透射电镜或高分辨电镜研究的薄膜。试样可以为ic芯片、纳米材料、颗粒或表面改性后的包覆颗粒，对于纤维状试样，既可以切取横切面薄膜也可以切取纵切面薄膜。对含有界面的试样或纳米多层膜，该技术可以制备研究界面结构的透射电镜tem试样。技术的另一重要特点是对原始组织损伤很小。

本发明由于利用的是顶层金属来定位，因此在失效分析过程中只需用rie去掉钝化层即可，可节省失效分析过程中剥掉更多金属及介电层次所花的时间，提高失效分析效率。本发明可以用常规的探针台通过二分法电性测试找到cpi测试结构中的失效位置，也可在顶层金属线暴露出来后用常规的电压衬度方法确定失效位置。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。