一种漏电过程自控的凹入式沟道动态随机存储器单元的制作方法

本发明涉及动态随机存储器的结构设计，特别涉及动态随机存储器的存储电容的关态漏电控制方法，尤其在加入扩展式源极金属结构后，利用与其等电势的存储电容对访问晶体管沟道的控制作用，改善了该存储电容自身在亚阈值漏电路径上的漏电，实现了漏电过程的自我控制，提高了存储电容上的电荷保存时间，即数据保持时间。

背景技术：

动态随机存储器（DRAM）是一种应用广泛的半导体存储器，在全球半导体集成电路市场份额中占大约10%，每年超过300亿美元，在通讯、计算机、服务器等中有着不可替代的作用。DRAM器件的核心存储单元简单，由一个访问晶体管和一个存储电容（1 Transistor-1 Capacitor, 1T-1C）组成。

随着集成电路制作工艺集成度的不断增加，以1T-1C为基本存储单元的DRAM已进入40nm和20nm节点，然而进一步的提高集成度面临严重的技术瓶颈。主要原因在于，存储电容上的电荷随着访问晶体管的尺寸缩小而漏电更加严重，导致存储电容上的数据保持时间减小。在DRAM芯片中，数据平均保持时间和器件数量失效率之间存在一个经验关系，即：平均数据保持时间每降低10倍，失效率上升10⁴倍。例如，对于4Gb容量的分立式DRAM芯片，其85^oC 时数据保持时间的均值达到6.4s时，才能保证因为数据保持时间低于64ms的失效单元数量接近20个。如果存储时间为0.64s时，失效数量将达到200000个，并且失效数量还会随着失效导致的温度上升而进一步增加。因此，保持甚至提高存储电容上的数据保持时间对于DRAM进一步缩小化具有十分关键的意义。

为了提高存储电容上的数据保持时间，可以采用负字线电压或者负衬偏电压来实现极低的关态漏电流，此外，从制造工艺上可采用凹入式沟道（Recessed Channel）的访问晶体管结构，以便在缩小器件面积的同时获得较长的沟道长度，减小亚阈值通道的漏电，获得极低的关态漏电流，例如，中国专利200810109134，美国专利ＵＳ８１４８７７２Ｂ２号，美国专利ＵＳ７８００１６６Ｂ２号。同时，鳍式晶体管能提供更好的沟道控制能力，可获得很高的驱动电流和极低的截止漏电流，被用于DRAM中的访问晶体管。因此，综合以上优点，凹入式沟道鳍式访问晶体管被广泛用于DRAM存储单元中。

然而，随着集成度的不断增加，ＤＲＡＭ存储单元的尺寸仍会继续缩小至２０ｎｍ以下，访问晶体管也将进一步缩小，凹入式沟道鳍式晶体管对于访问晶体管关态漏电流大小的控制有限，存储电容上的数据保持时间要求的实现难度巨大。然而，除了考虑获得极低的关态漏电流外，减缓漏电过程也是提高存储电容上数据保持时间的有效方式，因此，具有新型漏电控制原理，结构和工艺的动态随机存储器的成为ＤＲＡＭ芯片存储产业上急需的技术。

技术实现要素：

本发明的目的在于提供一种进一步降低关态漏电流的动态随机存储器的存储单元的基本原理及其结构，以使在访问晶体管进一步缩小的情况下，仍能保持甚至提高存储电容单元上的数据保持时间，从而延续ＤＲＡＭ存储单元减小的趋势。

根据本发明的目的，提出了一种具有漏电过程自控能力的凹入式沟道（Recessed Channel）动态随机存储器（Dynamic Random Access Memory, DRAM）单元。其结构主要包括凹入式沟道(Recessed Channel)鳍式（Fin）访问晶体管(Access Transistor)，存储电容，以及扩展式源极金属。源极接触金属与晶体管的源极接触，并扩展到栅极与沟道之间，同时与存储电容底电极相连，扩展的源极接触金属、源极、存储电容底电极三者连接成为等电势体。

为了实现上述目的，本发明采用了如下技术方案：

其结构主要包括凹入式沟道(Recessed Channel)鳍式（Fin）访问晶体管(Access Transistor)，存储电容，以及扩展式源极金属。其特征在于，存储电容，扩展式源极金属，鳍式晶体管的源极三者互相连接，成为等势体；

所述扩展式源极金属扩展至沟道与栅极金属之间，并由栅极绝缘层与沟道和栅极金属隔绝。存储电容底电极与源极、源极扩展金属接触，顶电极通常接地。

所述凹入式沟道鳍式访问晶体管由源极，凹入式沟道，漏极，控制凹入式沟道的栅极金属以及隔绝介电层组成，栅极金属接DRAM字线，漏极接DRAM的位线。

所述的动态随机存储器中，存储电容为堆叠式存储电容器，电容器位于源极和扩展式源极金属上方。

所述的动态随机存储器中，源极扩展金属一端与源极、存储电容底电极相连，另一端扩展至完整的凹入式沟道上方，与沟道之间为高介电常数介电层，与栅极金属之间利用介电层隔绝。

扩展式源极金属包括两部分，一部分为与源极接触部分，另一部分沿凹入式沟道走向，平行于栅极介电层，对访问晶体管沟道有控制作用。

进一步，源极扩展金属位于凹入沟道正上方，占据一部分面积，由介电层和栅极金属包围。

进一步，栅极金属与源极、漏极、沟道、扩展式源极金属之间有高介电常数材料隔开，并且也覆盖在沟道侧面，控制完整的凹入式沟道。

与现有技术相比，本发明的有益效果是：

１、利用了扩展式源极金属、源极、存储电容等势体来控制晶体管沟道，能实现在关态下，该存储电容对漏电过程的自我控制，进一步减小了漏电流，从而提升了存储电容上电荷的保持时间。

２、利用了漏电自控的凹入式沟道动态随机存储器，提升了存储电容上的电荷保持时间，可降低存储电容的电容值，减少沟槽式或堆叠式存储电容的高度，从而降低存储电容的制备成本。

附图说明

图１为具有漏电自控的能力凹入式动态随机存储器的单元图。

图２-图7为本发明动态随机存储器单元的制备流程示意图。

图8为该扩展式源极金属在漏电过程中自我降低漏电电流的原理图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。

实施例

请参照图2至图7，其为本发明一优选实施例，用于描述漏电自控的凹入式沟道动态随机存储器的结构及其制备流程。

图2示意表示了凹入式沟道的鳍式晶体管的源极、沟道和漏极。首先，基于基底材料100（例如硅，或者介电层），在其上覆盖一层200材料然后利用光刻，刻蚀技术，可以得到凹入式鳍式结构200。然后，对201和202区域进行掺杂，分别得到访问晶体管的漏极和源极。漏极201外接位线。

图3中，进一步利用光刻定义301区域，进行栅极高介电材料的沉积，可利用原子层沉积法或其他镀膜方法，得到高介电材料层301区域，即为栅极介电层。

图4中，在栅极绝缘介电层301上，接着利用光刻定义区域，进行金属层401的沉积，该金属层位于凹入式沟道上方，控制沟道的电子流动，并且与源极202良好接触。该金属层401即为扩展式源极金属。

图5中，在401金属层上，位于沟道上方的位置需要进一步沉积绝缘层，以隔绝该扩展式源极金属与栅极电极的接触，即为501介电绝缘层。

图6中，在301栅极介电层和501绝缘隔绝层上，沉积栅极金属601，该金属与200、201、202、401之间均存在隔绝层。栅极金属外接字线，用于控制该存储单元的写入或读出。

图7中，利用光刻等工艺，可定义存储电容器的立体结构，存储电容的底电极701与扩展源极金属401直接接触，两者与源极202形成等电势体。随后，进行高介电材料702和电容顶电极702的沉积，701、702、703组成了存储电容器。顶电极702通常用于接地。

以上说明了漏电自控的凹入式沟道动态随机存储器的结构及其制备流程。其特征在于，存储电容，扩展式源极金属，鳍式晶体管的源极三者互相连接，成为等势体；

所述扩展式源极金属扩展至沟道与栅极金属之间，并由栅极绝缘层与沟道和栅极金属隔绝。存储电容底电极与源极、源极扩展金属接触，顶电极通常接地。

所述凹入式沟道鳍式访问晶体管由源极，凹入式沟道，漏极，控制凹入式沟道的栅极金属以及隔绝介电层组成，栅极金属接DRAM字线，漏极接DRAM的位线。

所述的动态随机存储器中，存储电容为堆叠式存储电容器，电容器位于源极和扩展式源极金属上方。

所述的动态随机存储器中，源极扩展金属一端与源极、存储电容底电极相连，另一端扩展至完整的凹入式沟道上方，与沟道之间为高介电常数介电层，与栅极金属之间利用介电层隔绝。

扩展式源极金属包括两部分，一部分为与源极接触部分，另一部分沿凹入式沟道走向，平行于栅极介电层，对访问晶体管沟道有控制作用。

进一步，源极扩展金属位于凹入沟道正上方，占据一部分面积，由介电层和栅极金属包围。

进一步，栅极金属与源极、漏极、沟道、扩展式源极金属之间有高介电常数材料隔开，并且也覆盖在沟道侧面，控制完整的凹入式沟道。

图8中，对比说明了现有晶体管自然漏电原理与本发明中漏电过程自控的原理图。由于存在扩展式源极金属对凹入式晶体管沟道的调控，随着存储电荷上电荷的流失，沟道的能带上移减少了漏极向源极流动的漏电流。该自控方式减少的漏电流远远大于自然漏电减少的漏电流。

以上所述，仅为本发明的一种较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的基本控制原理，技术方案，及其发明构思加以等同替换或改动，都应涵盖在本发明的保护范围之内。