集成电路存储器的晶体管组合结构及半导体集成电路器件的制作方法

本实用新型涉及半导体集成电路技术领域，特别涉及一种集成电路存储器的晶体管组合结构及一种半导体集成电路器件。

背景技术：

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑器件、存储器件和模拟电路，其中存储器件在集成电路产品中占据了相当大的比例。存储器中通常包括多个存储单元，所述存储单元通常包括一有源区，并可利用所述有源区例如构成存储晶体管。

图1为一种存储单元的有源区的结构示意图，如图1所示，有源区10例如可用于构成存储晶体管，因此所述有源区10上定义有源区10S和漏区10D，以及在所述源区10S和所述漏区10D之间的部分构成沟道区10C。在存储晶体管导通时，能够在沟道区10C中反型形成一导电沟道，从而使所述源区10S和所述漏区10D通过所述导电沟道实现电流流通。

随着半导体器件的集成度的不断增加，提升存储器的集成密度已成为一种趋势。然而，在元件尺寸缩减的要求下，存储晶体管的导电沟道的尺寸也会随之缩减，进而导致存储晶体管的短沟道效应，并会使存储晶体管的导通电流和饱和电流下降。

技术实现要素：

本实用新型的目的在于提供一种集成电路存储器的晶体管组合结构，以解决现有的集成电路存储器随着器件尺寸的不断缩减，容易出现存储晶体管的短沟道效应以及导通电流下降的问题。

为解决上述技术问题，本实用新型提供一种集成电路存储器的晶体管组合结构，包括：

一衬底，所述衬底中具有多个有源区；以及，

多条字线，形成在所述衬底中，所述字线在其延伸方向上与相应的所述有源区相交，并由所述有源区和部分所述字线共同构成集成电路存储器的存储晶体管；

其中，所述有源区中对应所述字线的部分构成沟道区，对应所述沟道区的所述衬底具有第一顶表面，并且在所述沟道区的衬底中形成有相对所述第一顶表面凹陷的至少一个第一缺口，所述字线覆盖所述沟道区的所述第一顶表面并填充所述第一缺口。

可选的，所述有源区沿着有源长度方向延伸，所述第一缺口的底表面和所述第一顶表面构成第一台阶结构，所述第一台阶结构在垂直于所述有源区的延伸方向上逐阶排布。

可选的，所述第一缺口沿着所述有源区的延伸方向延伸，并在所述延伸方向上与所述沟道区具备相同的长度尺寸。

可选的，所述衬底中形成有多个字线沟槽，所述字线填充在所述字线沟槽中，并且所述字线沟槽在其延伸方向上穿越相应有源区的所述沟道区；其中，所述字线沟槽对应所述沟道区的部分构成栅极沟槽，所述栅极沟槽的底表面对应所述沟道区的所述第一顶表面，所述第一缺口相对于所述栅极沟槽的底表面凹陷。

可选的，所述字线沟槽在其延伸方向上还具有多个连接沟槽，所述连接沟槽位于在字线延伸方向上相邻的所述栅极沟槽之间，以使在字线延伸方向上相邻的所述栅极沟槽相互连通。

可选的，所述字线沟槽中，所述栅极沟槽的底表面相对于所述连接沟槽的底表面突出并具有突起侧壁，所述字线填充所述栅极沟槽和所述连接沟槽并覆盖所述突起侧壁，以构成鳍式场效应晶体管的栅极。

可选的，所述第一缺口设置在所述栅极沟槽靠近所述连接沟槽的一侧上，并且所述第一缺口的底表面相对于所述连接沟槽的底表面突出，以使所述连接沟槽的底表面、所述第一缺口的底表面和所述栅极沟槽的底表面构成多级台阶结构，所述多级台阶结构在垂直于所述有源区的延伸方向上逐阶排布。

可选的，所述衬底中还具有沟槽隔离结构，所述沟槽隔离结构围绕在所述有源区的外围，以隔离相邻的所述有源区。

可选的，所述有源区中位于所述字线两侧的部分构成所述存储晶体管的源漏区，对应所述源漏区的所述衬底具有第二顶表面，并且对应所述源漏区的衬底中均形成有相对所述第二顶表面凹陷的至少一个第二缺口。

可选的，所述有源区沿着有源长度方向延伸，所述第二缺口的底表面和所述第二顶表面构成第二台阶结构，所述第二台阶结构在垂直于所述有源区的延伸方向上逐阶排布。

可选的，所述第二缺口沿着所述有源区的延伸方向延伸，并在所述有源区的延伸方向上与对应的源区或漏区具备相同的长度尺寸。

可选的，所述沟道区的所述第一缺口和所述源漏区的所述第二缺口均沿着所述有源区的延伸方向延伸，并且在同一所述有源区中，所述第一缺口的高度投影区和所述第二缺口的高度投影区在同一直线上相互连接。

可选的，多个所述有源区均沿着同一方向延伸，并在其延伸方向上对齐排布以构成多个有源排，多个所述有源排中两两相邻的两个有源排组合构成一有源排组；其中，在每一所述有源排组的两个有源排中，位于不同排上的有源区均在相互靠近的一侧或相互背离的一侧形成有所述第一缺口和所述第二缺口。

可选的，多个所述有源区在所述字线的延伸方向上对齐排布以构成多个有源列，并且在相邻的两个有源列中，其中一有源列中的多个有源区均沿着第一方向延伸，另一有源列中的多个有源区均沿着第二方向延伸，以使所述相邻的两个有源列相对于一中心线镜像对称，以及位于不同列中相邻的两个有源区之间沿着两个有源区的延伸方向在所述中心线上虚拟相交而具有虚拟连接点；

其中，多个所述有源区基于所述虚拟连接点串连以构成多个有源串，多个所述有源串中两两相邻的两个有源串组合构成一有源串组(110B)，在每一所述有源串组的两个有源串中，位于不同有源串上的有源区均在相互靠近的一侧或相互背离的一侧形成有所述第一缺口和所述第二缺口。

本实用新型的又一目的在于提供一种半导体集成电路器件，包括：

一衬底，所述衬底中具有多个有源区；以及，

多条传导线，形成在所述衬底中，所述传导线在其延伸方向上与相应的所述有源区相交，并由所述有源区和部分所述传导线共同构成晶体管；

其中，所述有源区中对应所述传导线的部分构成沟道区，对应所述沟道区的所述衬底具有第一顶表面，并且在所述沟道区的衬底中形成有相对所述第一顶表面凹陷的至少一个缺口，所述传导线覆盖所述沟道区的所述第一顶表面并填充所述缺口。

在本实用新型提供的集成电路的晶体管组合结构中，通过在有源区对应沟道区的衬底中形成第一缺口，该第一缺口相对于沟道区的第一顶表面凹陷。即，相当于所述沟道区具有不平坦的表面，其不仅具有第一表面，还具有相对于第一表面凹陷的第一缺口的底表面和侧壁，从而大大增加了沟道区与字线交界的有效面积。在由有源区和字线构成的存储晶体管导通时，在沟道区中所形成的导电沟道即相应的沿着沟道区和字线的交界面形貌反型形成，因此可使所形成的导电沟道在预定方向上的截面形状呈弯折状，从而有利于增加所述导电沟道的长度尺寸和/或宽度尺寸，进而可改善所构成的存储晶体管的短沟道效应，以及增加存储晶体管的导通电流。基于此，还有利于实现集成电路存储器其存储器尺寸的缩减。

附图说明

图1为一种存储单元的有源区的结构示意图；

图2为本实用新型实施例一中的集成电路存储器的俯视图；

图3为本实用新型实施例一中的集成电路存储器其有源区的结构示意图；

图4a为图2所示的本实用新型实施例一中的存储器沿a1-a1’方向的剖面示意图；

图4b为图2所示的本实用新型实施例一中的存储器沿a2-a2’方向的剖面示意图；

图4c为图2所示的本实用新型实施例一中的存储器沿b1-b1’方向的剖面示意图；

图4d为图2所示的本实用新型实施例一中的存储器沿b2-b2’方向的剖面示意图；

图5为图4a所示的本实用新型实施例一中的集成电路存储器在省略字线之后的结构示意图；

图6为本实用新型实施例二中的集成电路存储器的俯视图；

图7a为图6所示的本实用新型实施例二中的集成电路存储器在aa’方向上的剖面示意图；

图7b为图6所示的本实用新型实施例二中的集成电路存储器在bb’方向上的剖面示意图；

图8为本实用新型实施例三中的集成电路存储器的形成方法的流程示意图；

图9a～图12a为本实用新型实施例三中的集成电路存储器的形成方法在其制备过程中的俯视图；

图9b、图10b～图10c、图11b～图11c和图12b为本实用新型实施例三中的集成电路存储器的形成方法在其制备过程中的剖面示意图。

其中，附图标记如下：

10-有源区； 10C-沟道区；

10S-源区； 10D-漏区；

100-衬底；

110-有源区； 110C-沟道区；

110S-源区； 110D-漏区；

111C-导电沟道； 111SD-第二缺口；

110A-有源排组； 110B-有源串组；

110P-虚拟连接点；

120-沟槽隔离结构； 121-隔离结构；

200-字线；

200G-栅极部； 200L-连接部；

300-字线沟槽；

300G-栅极沟槽； 300L-连接沟槽；

310G-第一缺口；

400-隔离层；

500-遮蔽掩膜层；

510-第二开口； 511-初始凹槽；

600-字线掩膜层； 610-第一开口；

T11-第一顶表面； T12-第一缺口的底表面；

T13-连接沟槽的底表面；

T21-第二顶表面； T22-第二缺口的底表面；

H1-第一高度位置； H2-第二高度位置；

H3-第三高度位置； H4-第四高度位置；

H5-第五高度位置。

具体实施方式

以下结合附图和具体实施例对本实用新型提出的集成电路存储器及其形成方法、半导体器件作进一步详细说明。根据下面说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

实施例一

图2为本实用新型实施例一中的集成电路存储器的俯视图，图3为本实用新型实施例一中的集成电路存储器其有源区的结构示意图，图4a为图2所示的本实用新型实施例一中的存储器沿a1-a1’方向的剖面示意图，图4b为图2所示的本实用新型实施例一中的存储器沿a2-a2’方向的剖面示意图，图4c为图2所示的本实用新型实施例一中的存储器沿b1-b1’方向的剖面示意图，图4d为图2所示的本实用新型实施例一中的存储器沿b2-b2’方向的剖面示意图。结合图2、图3和图4a～图4d所示，所述集成电路存储器的晶体管组合结构包括：一衬底100和形成在所述衬底100上的多个字线200。

所述衬底100中具有多个有源区110；以及，在所述衬底中还具有沟槽隔离结构120，所述沟槽隔离结构120围绕在所述有源区110的外围，以隔离相邻的所述有源区110。

重点参考图2所示，所述有源区110沿着有源长度方向延伸，本实施例中，所有的有源区110均沿着第一方向(Z1方向)延伸，以及多个所述有源区110呈阵列式排布。本实施例中，多个所述有源区110在有源长度方向上对齐排布以构成多个有源排，其中可将多个所述有源排中两两相邻的两个有源排组合而构成一有源排组110A。

继续结合图2、图3和图4a～图4d所示，多条字线200形成在所述衬底100中并相对于所述有源区的延伸方向倾斜延伸(本实施例中，所述字线沿着Y方向延伸)，所述字线200在字线延伸方向上与相应的所述有源区100相交，并由所述有源区110和部分所述字线200共同构成集成电路存储器的晶体管组合结构。

重点参考图3并结合图4a所示，所述有源区110中位于所述字线200两侧的部分构成所述存储晶体管的源区110S和漏区110D。以及，所述有源区110中对应所述字线200的部分构成沟道区110C，所述衬底100对应所述沟道区110C具有第一顶表面T11，并且在所述沟道区110C的衬底100中形成有相对所述第一顶表面T11凹陷的至少一个第一缺口310G，即，所述第一缺口310G的底表面T12相对于所述沟道区110C的第一顶表面T11更下沉。所述字线200覆盖所述第一顶表面T11并填充所述第一缺口310G。

需要说明的是，由所述字线200和所述有源区110构成的存储器晶体管，在其导通时，对应所述沟道区110C且靠近所述字线200的衬底中能够反型形成一导电沟道111C。其中，由于在所述沟道区110C的第一顶表面T11上凹陷有第一缺口310G，从而使对应沟道区110C的衬底表面表现为不平坦的表面(即，对应沟道区110C的衬底表面在预定方向上的截面形状为弯折状结构)，所述字线200即相应的沿着所述沟道区110C的不平坦表面覆盖所述沟道区的衬底表面。如此，当存储晶体管导通时，反型形成的导电沟道111C即相应的沿着所述字线200和所述沟道区110C的衬底表面的交界形貌形成在所述衬底中，因此可使所形成的导电沟道111C在预定方向上的截面形状为弯折状结构，进而有利于提高所述存储晶体管的导电沟道111C在预定方向上的尺寸。

例如，所述导电沟道111C在源区至漏区的方向上(即，在所述导电沟道111C的长度方向上)的截面形状呈弯折状，即相当于增加了所述导电沟道111C的长度，从而能够改善所述存储晶体管的短沟道效应；或者，所述导电沟道111C在垂直于源区至漏区的方向上(即，在所述导电沟道111C的宽度方向上)的截面形状呈弯折状，则相当于增加了所述导电沟道110C的宽度，从而可有效提高所述存储晶体管的导通电流，有利于改善所述存储晶体管的导通性能。

继续参考图4a～图4d所示，本实施例中，所述导电沟道111C在其宽度方向上的截面形状呈弯折状。其中，图4a即示意出导电沟道111C在宽度方向上的截面示意图，因此图4a所示的导电沟道111C中的导电粒子是沿着垂直于纸面的方向流通；图4d和图4c即示意出导电沟道111C在长度方向上的截面示意图，因此图4d和图4c所示的导电沟道111C中的导电粒子是沿着源区110S至漏区110D或者漏区110D至源区110S的方向流通。因此，本实施例中，通过形成所述第一缺口310G，以在导电沟道111C的宽度方向上增了导电沟道111C的总宽度尺寸，从而可进一步拓宽反型形成的所述导电沟道111C的宽度尺寸，有利于改善所述存储晶体管的导通电流。

结合图2、图3和图4a所示，本实施例中的第一缺口310G的底表面T12和所述第一顶表面T11构成第一台阶结构，并且所述第一台阶结构在垂直于所述有源区的延伸方向上逐阶排布。进一步的，所述第一缺口310G还可沿着所述有源区的延伸方向延伸，并在所述延伸方向上与所述沟道区110C具备相同的长度尺寸。即，所述第一缺口310G沿着平行于有源区的方向延伸，并在其延伸方向上能够延伸至整个所述沟道区110C，因此整个所述沟道区110C均可构成台阶结构。

图5为图4a所示的本实用新型实施例一中的集成电路存储器在省略字线之后的结构示意图。结合图4a和图5所示，本实施例中的字线200为掩埋字线而掩埋在所述衬底100中。

具体的，所述衬底100中形成有多个字线沟槽300，所述字线200填充在所述字线沟槽300中，因此所述字线沟槽300对应所述字线200的延伸方向延伸；并且，所述字线沟槽300在字线延伸方向上穿越相应的所述有源区110，从而使所述字线200在字线延伸方向上能够与相应的有源区110相交。

以及，所述字线沟槽300对应所述有源区110的部分构成栅极沟槽300G，所述字线200填充所述栅极沟槽300G的部分用于构成存储晶体管的栅极部200G。其中，所述栅极沟槽300G的底表面即为所述沟道区110C的所述第一顶表面T11，所述第一缺口310G即相应的相对于所述栅极沟槽的底表面凹陷。

具体而言，所述衬底非对应字线的顶表面具有第一高度位置H1，所述栅极沟槽300G的底表面T11具有第二高度位置H2，以及所述第一缺口310G的底表面T12具有第三高度位置H3，其中，第一高度位置H1高于第二高度位置H2，第二高度位置H2高于第三高度位置H3。

继续参考图4a和图5所述，所述字线沟槽300在其延伸方向上还具有多个连接沟槽300L，所述连接沟槽300L位于在字线延伸方向上相邻的所述栅极沟槽300G之间，以使在字线延伸方向上相邻的所述栅极沟槽300G相互连通；所述字线200填充所述连接沟槽300L以构成连接部200L，所述连接部200L与所述栅极部200G相互连接。

可以认为，所述连接沟槽300L对应在所述沟槽隔离结构120中，所述字线的所述连接部200L相应的形成在所述沟槽隔离结构120中。其中，在所述沟槽隔离结构120中形成隔离结构121，所述连接部200L即形成在所述隔离结构121上。

重点参考图5所示，本实施例的所述字线沟槽300中，所述栅极沟槽300G的底表面T11相对于所述连接沟槽300L的底表面T13突出并具有突起侧壁，所述字线200填充所述栅极沟槽300G和所述连接沟槽300L并覆盖所述突起侧壁，以构成鳍式场效应晶体管的栅极。或者可以理解为，所述连接构成300L的底表面T13相对于所述栅极沟槽300G的底表面T11凹陷，本实施例中，即为所述沟槽隔离结构120中隔离结构121的顶表面低于所述沟道区110C的第一顶表面T11。

即，对应所述沟道区110C的衬底相对于其两侧的隔离结构121凸出，从而使字线200不仅可以覆盖所述沟道区110C的顶表面，还可以覆盖所述沟道区110C两侧的突起侧壁。所构成的鳍式场效应晶体管在其导通时，不仅可以在沟道区靠近顶表面的衬底中形成导电沟道，还可以在所述栅极区靠近所述突起侧壁的衬底中也形成有导电沟道，进一步增加了所述存储晶体管的导电沟道的宽度尺寸。

进一步的，所述第一缺口310G设置在所述栅极沟槽300G靠近所述连接沟槽300L的一侧上，并且所述第一缺口310G的底表面T12相对于所述连接沟槽300L的底表面T13突出，以使所述连接沟槽的底表面T13、所述第一缺口的底表面T12和所述栅极沟槽的底表面T11构成多级台阶结构，所述多级台阶结构在垂直于所述有源区的延伸方向(垂直于Z1方向)上逐阶排布。

本实施例中，所述连接沟槽300L的底表面T13具有第四高度位置H4，所述连接沟槽300L的底表面T13的第四高度位置H4、所述第一缺口310G的底表面T12的第三高度位置H3、所述栅极沟槽300G的底表面T11的第二高度位置H2和所述衬底非对应字线的顶表面的第一高度位置H1，依次由低至高而呈现多级台阶结构。

需要说明的是，由于第一缺口310G与所述连接沟槽300L相互连通，因此所述第一缺口310G在靠近所述连接构成300L一侧的侧壁被去除，从而使第一缺口310G的底表面T12顺应连接所述连接沟槽300L的侧壁，以构成所述多级台阶结构。

相应的，在所述存储晶体管导通，并在靠近栅极部300G的衬底中沿着衬底的表面形貌反型形成的导电沟道111C中，所述导电沟道111C在其宽度方向上的截面形状相应的呈现为多级台阶结构。

接着重点结合图3和图4b所示，所述有源区110中位于所述字线200两侧的部分分别构成所述存储晶体管的源区110S和漏区110D，以及所述衬底对应所述源区110S和漏区110D具有第二顶表面T21；并且对应所述源区110S和所述漏区110D的衬底中均形成有相对所述第二顶表面T21凹陷的至少一个第二缺口111SD。

本实施例中，对应所述源区110S和所述漏区110D的衬底表面也表现为不平整的表面，相应的增加了所述源区110S和所述漏区110D的表面积。因此，基于不改变所述源区110S和所述漏区110D在高度方向上的投影尺寸的基础上，有效增加了所述源区110S和所述漏区110D与后续形成于其上方的其他元件之间的接触面积，进而能够相应的减小接触电阻；或者，还可在保持所述源区110S和所述漏区110D的表面积不变的情况下，缩减所述源区110S和所述漏区110D在高度方向上的投影尺寸(即，减小所述源区110S和所述漏区110D在衬底上所需要占用的尺寸)，如此即能够进一步缩减所构成的存储晶体管的整体尺寸，有利于实现集成电路存储器的高密集排布。

继续参考图2和4b所示，在所述源区110S和所述漏区110D中，的所述第二缺口111SD的底表面T22和所述第二顶表面T21可进一步构成第二台阶结构，并且所述第二台阶结构在垂直于所述有源区的延伸方向上逐阶排布。进一步的，所述第二缺口111SD还可沿着所述有源区的延伸方向(Z1方向)延伸，并在所述有源区的延伸方向上与对应的源区或漏区具备相同的长度尺寸。即，本实施例中，所述源区110S和所述漏区110D中的第二缺口111SD，与所述沟道区110C中的第一缺口310G的设置类似，均是沿着所述有源区的延伸方向延伸。

可选的方案中，在同一有源区中，所述沟道区110C的所述第一缺口310G的高度投影区和所述源区110S/漏区110D的所述第二缺口111SD的高度投影区的端部相互连接。即，本实施例中，所述第一缺口310G相对于所述第二缺口111SD更下沉，然而在高度投影区中，所述第一缺口310G和所述第二缺口111SD能够延伸在同一直线上。

具体的，所述源区110S和所述漏区110D的第二顶表面T21的高度位置即对应如上所述的衬底非对应字线的顶表面的第一高度位置H1，即所述第二顶表面T21具有第一高度位置H1，所述第二缺口的底表面T22具有第五高度位置H5，所述第五高度位置H5低于所述第一高度位置H1。本实施例中，对应源区110S和所述漏区110D的第一高度位置H1和第五高度位置H5之间的高度差值，与对应栅极沟槽300G的第二高度位置H2和第三高度位置H3之间的高度差值相等或相近。

继续参考图2所示，本实施例中，多个所述有源区110在其延伸方向上(Z1方向上)对齐排布以构成多个有源排，可将多个所述有源排中两两相邻的两个有源排组合构成一有源排组110A。其中，在每一所述有源排组110A的两个有源排中，位于不同排上的有源区110均在相互靠近的一侧或相互背离的一侧上形成有所述第一缺口310G和所述第二缺口111SD。即，位于不同排上的第一缺口310G相互靠近或相互背离，位于不同排上的第二缺口111SD相互靠近或相互背离。

由于有源排组110A中，其两个有源排均沿其延伸方向对齐排布(即排布方向与有源区延伸方向平行)，因此可将所述第一缺口310G和所述第二缺口111SD设置在每一有源排在其排布方向上的同一直线位置上。如此，即可在制备所述第一缺口和所述第二缺口时，有利于降低所述第一缺口和所述第二缺口的制备难度。

此外，所述集成电路存储器的晶体管组合结构还包括一隔离层400，所述隔离层400形成在所述衬底100上，并填充所述字线沟槽300中位于所述字线200上方的部分，以覆盖所述字线200。

实施例二

与实施例一的区别在于，本实施例中的集成电路存储器，其多个有源区中部分有源区沿着第一方向延伸，另一部分有源区沿着第二方向延伸。

图6为本实用新型实施例二中的集成电路存储器的俯视图，图7a为图6所示的本实用新型实施例二中的集成电路存储器在aa’方向上的剖面示意图，图7b为图6所示的本实用新型实施例二中的集成电路存储器在bb’方向上的剖面示意图。

结合图6和图7a～图7b所示，本实施例中，多个所述有源区110沿着所述字线200的延伸方向对齐排布以构成多个有源列，并且在相邻的两个有源列中，其中一有源列中的多个有源区110均沿着第一方向(Z1方向)延伸，另一有源列中的多个有源区110均沿着第二方向(Z2方向)延伸，以使所述相邻的两个有源列相对于一中心线镜像对称。并且，位于不同列中相邻的两个有源区110之间沿着两个有源区的延伸方向在所述中心线上虚拟相交而具有虚拟连接点110P。

进一步的，多个所述有源区110基于所述虚拟连接点110P串连以构成多个有源串，所述有源串即相应的以波形结构延伸。本实施例中，所述有源串在垂直于所述字线的延伸方向上波形延伸，即所述有源串在X方向延伸。其中，多个所述有源串中两两相邻的两个有源串组合构成一有源串组110B。可选的方案中，在每一所述有源串组110B的两个有源串中，位于不同有源串上的有源区110均在相互靠近的一侧或相互背离的一侧形成有所述第一缺口310G和所述第二缺口111SD。

继续参考图6和图7b所述，在所述衬底100中具有多个沟槽隔离结构120，所述沟槽隔离结构120中形成有多个隔离结构121，用于使相邻的有源区110相互隔离。本实施例中，由于多个所述有源区110在列方向上对齐排布，并且在相邻的有源列之间相应的设置有所述沟槽隔离结构120，因此形成在相邻的所述有源列之间的所述隔离结构121相应的沿着所述字线200的延伸方向延伸。

实施例三

本实施例中通过对集成电路存储器的形成方法进行说明，以进一步解释本实用新型所提供的基础电路存储器的晶体管组合结构。

图8为本实用新型实施例三中的集成电路存储器的形成方法的流程示意图，图9a～图12a为本实用新型实施例三中的集成电路存储器的形成方法在其制备过程中的俯视图；图9b、图10b～图10c、图11b～图11c和图12b为本实用新型实施例三中的集成电路存储器的形成方法在其制备过程中的剖面示意图。下面结合附图对本实施例中的集成电路存储器的形成方法的各个步骤进行详细说明。

步骤S100中，具体参考图9a和图9b所示，提供一衬底100，所述衬底100中具有多个有源区110，以及在所述有源区110中定义有沟道区110C，所述有源区110中位于所述沟道区110C两侧的部分用于构成集成电路存储器的晶体管组合结构的源漏区。

本实施例中，多个所述有源区110均沿着同一方向(Z1方向)延伸，并在其延伸方向上对齐排布以构成多个有源排，多个所述有源排中两两相邻的两个有源排组合构成一有源排组110A。

步骤S200，具体参考图10a～12a和图10b～10c、图11b～11c和图12b所示，形成至少一个第一缺口310G在所述沟道区110C的衬底中，对应所述沟道区110C的衬底具有第一顶表面T11，所述第一缺口310G相对于所述沟道区110C的所述第一顶表面T11凹陷，从而在形成多条字线200之后，所述字线200在其延伸方向上与相应的所述有源区110相交，并且所述字线200对应所述有源区的部分覆盖所述沟道区110C的所述第一顶表面T11并填充所述第一缺口310G。

由于所述沟道区110C的部分区域中形成有相对于第一顶表面T11凹陷的第一缺口310G，沟道区110C的另一部分区域中仍具有第一顶表面T11，从而使沟道区110C具备不平坦的表面，因此在形成所述字线200以构成存储晶体管时，即能够增加所述存储晶体管的导电沟道的尺寸。

本实施例中，所形成的字线200为掩埋字线，即所述字线200形成在所述衬底中。具体参考图11a和图12a所示，所述字线200的形成方法包括：首先，形成字线沟槽300在所述衬底100中，所述字线沟槽300穿越所述有源区的所述沟道区110C，以及所述字线沟槽300对应所述沟道区的部分构成栅极沟槽300G，并在所述栅极沟槽300G中还形成有所述第一缺口310G；接着，填充字线材料在所述字线沟槽300，以形成所述字线200，所述字线200填充所述栅极沟槽300G并进一步填充所述第一缺口310G。

进一步的，所述第一缺口310G和所述字线沟槽300在同一步骤中形成，即在形成所述字线沟槽300的同时，在所述字线沟槽300的底部上形成所述第一缺口310G。以下结合附图对本实施例中，第一缺口310G、字线沟槽300和字线200的形成方法进行详细说明。

第一步骤，具体参考图10a和图10b所述，形成一遮蔽掩膜层500在所述衬底100，所述遮蔽掩膜层500中开设有多个第二开口510，所述第二开口510暴露出部分所述沟道区110C，并相应的覆盖另一部分沟道区110C。在该步骤中，所述衬底100的顶表面具有第一高度位置H1。

如图10a所示，本实施例中的多个有源区110构成多个有源排，多个有源排在有源区的延伸方向上对齐排布，并进一步组合构成多个有源排组110A。此时，可使所述遮蔽掩膜层500的所述第二开口510沿着所述有源区的延伸方向延伸，并使每一所述第二开口510暴露出每一所述有源排组110A中的有源区110在两个有源排相互靠近的部分，以暴露出部分所述沟道区110C。即，可利用一个开口同时暴露出多个有源区110的部分沟道区110C，从而可增加所述第二开口510的开口尺寸，进而在定义所述看第二开口时有利于提高对应所述第二开口的光刻工艺窗口。

第二步骤，具体参考图10a和图10c所述，以所述遮蔽掩膜层500为掩膜刻蚀所述衬底100，以形成多个初始凹槽511在所述沟道区110C的衬底100中。接着，即可去除所述遮盖掩膜层500。在该步骤中，可使所形成的初始凹槽511的底表面具有第五高度位置H5，所述第五高度位置H5低于第一高度位置H1。

本实施例中，所述第二开口510沿着所述有源区的延伸方向暴露出所述有源区110，从而使所形成的初始凹槽511相应的沿着所述有源区的延伸方向延伸，并使所述初始凹槽511具有与所述有源区110相同的长度尺寸，即所述初始凹槽511在所述有源区的延伸方向上延伸在整个所述有源区110中。

第三步骤，具体参考图11a和图11b所示，形成一字线掩膜层600在所述衬底100上，所述字线掩膜层600中开设有多个第一开口610，所述第一开口610的延伸方向与所述有源区的延伸方向相交，并暴露出所述有源区的所述沟道区110C，并在其延伸方向上相应的暴露出所述初始凹槽511位于所述沟道区110C中的部分。

本实施例中，所述初始凹槽511形成在所述沟道区110C中，还进一步延伸至沟道区外围的有源区110中。基于此，所述字线掩膜层600的所述第一开口610仅暴露出部分所述初始凹槽511，其中所述初始凹槽511对应在所述沟道区中的部分用于形成所述第一缺口，所述初始凹槽511中位于所述沟道区两侧的部分用于构成一第二缺口111SD，所述第二缺口111SD对应在所述源区110S和漏区110D中。

第四步骤，具体参考图11a和图11c所示，以所述字线掩膜层600为掩膜刻蚀所述衬底100，以形成多个字线沟槽300在所述衬底100中，所述字线沟槽300在其延伸方向上穿越相应有源区的沟道区110C，并且所述字线沟槽300对应所述沟道区110C的部分构成栅极沟槽300G。以及，对应在所述沟道区中的初始凹槽511在刻蚀后构成所述第一缺口310G，所述第一缺口310G形成在所述栅极沟槽300G中，即，所述栅极沟槽300G对应所述初始凹槽511的部分相对于所述栅极沟槽的底表面T11凹陷，以构成所述第一缺口310G。如此，即可在形成所述栅极沟槽300G的同时，在所述栅极沟槽300G中形成所述第一缺口310G。

其中，所述字线沟槽300的栅极沟道的底表面T11具有第二高度位置H2，所述第一缺口的底表面T12具有第三高度位置H3，所述第三高度位置H3低于所述第二高度位置H2。

进一步的，所述字线沟槽300还包括连接沟槽300L，所述连接构成300L位于在字线延伸方向上相邻的所述栅极沟槽300G之间，用于连接在字线延伸方向上相邻的所述栅极沟槽300G。

优选的方案中，所述连接沟槽300L的底表面T13更下沉于所述栅极沟槽300G的底表面T11，即所述栅极沟槽的底表面T11相对于所述连接沟槽的底表面T13突出并具有突起侧壁。其中，所述连接沟道的底表面T13具有第四高度位置H4，所述第四高度位置H4低于栅极沟槽底表面的第二高度位置H2。

可选的，所述第一缺口310G靠近连接沟槽300L，并与所述连接沟槽300L连通，并且所述连接沟槽的底表面T13相对于所述第一缺口的底表面T12更下沉。因此栅极沟槽的底表面T11、第一缺口310G的底表面T12和连接沟槽的底表面T13可构成多级台阶结构。

第五步骤，具体参考图12a和图12b所示，填充字线材料在所述字线沟槽中，以形成所述字线200。所述字线200填充所述栅极沟槽、所述第一缺口和所述连接沟槽。

其中，所述字线200中填充所述栅极沟槽和所述第一缺口的部分构成栅极部200G，所述字线200中填充所述连接沟槽的部分构成连接部200L。以及，所述有源区110中位于所述字线200两侧的部分用于构成所述存储晶体管的源区110S和漏区110D。

至此，即形成了多条掩埋字线200在所述衬底100中，并使所述字线200在对应所述沟道区110C的部分不仅填充栅极沟槽还进一步填充第一缺口。

进一步的，在形成所述字线200之后，还包括：

步骤S300，继续参考图12b所示，形成一隔离层400在所述衬底100上，用于覆盖所述字线200。

进一步的，所述字线200的顶部低于所述字线沟槽的顶部，此时所述隔离层400进一步填充所述字线沟槽位于所述字线上方的部分，以提高对所述字线的隔离效果。

需说明的是，本实施例中是以多个有源区均沿着同一方向延伸且对齐排布为例解释说明集成电路存储器的形成方法。然而，在其他实施例中，多个有源区例如采用图6所示的排布方式时，则可相应的调整遮蔽掩膜层的第二开口的形貌。

具体而言，在其他实施例中，多个所述有源区在所述字线的延伸方向上对齐排布以构成多个有源列，并且在相邻的两个有源列中，其中一有源列中的多个有源区均沿着第一方向延伸，另一有源列中的多个有源区均沿着第二方向延伸，以使所述相邻的两个有源列相对于一中心线镜像对称，以及位于不同列中相邻的两个有源区之间沿着两个有源区的延伸方向在所述中心线上虚拟相交而具有虚拟连接点。其中，多个所述有源区基于所述虚拟连接点串连以构成多个波形延伸的有源串，多个所述有源串中两两相邻的两个有源串组合构成一有源串组。

基于此，则在形成初始凹槽时，可使遮蔽掩膜层的第二开口对应所述有源串波形延伸，并且每一所述第二开口暴露出每一所述有源串组中的有源区在两个有源串相互靠近的部分，以暴露出部分所述沟道区。此时，所述第二开口也为波形延伸以对应所述有源串的形貌，并也可使所形成的初始凹槽在对应的有源区中沿着所述有源区延伸，并与相应的有源区具备相同的长度尺寸。

此外，在半导体集成电路领域中，还可将以上所述的集成电路存储器的晶体管组合结构进行相应的变型，以适用于其他半导体集成电路器件中。具体的，所述半导体集成电路器件包括：

一衬底，所述衬底中具有多个有源区；以及，

多条传导线，形成在所述衬底中，所述传导线在其延伸方向上与相应的所述有源区相交，并由所述有源区和部分所述传导线共同构成晶体管；

其中，所述有源区中对应所述传导线的部分构成沟道区，对应所述沟道区的所述衬底具有第一顶表面，并且在所述沟道区的衬底中形成有相对所述第一顶表面凹陷的至少一个缺口，所述传导线覆盖所述沟道区的所述第一顶表面并填充所述缺口。

在如上所述半导体集成电路器件中，同样能够有效增加半导体集成电路器件其晶体管的导电沟道的长度和/或宽度，从而可有效提高晶体管的导通性能以及晶体管的短沟道效应。换言之，所述半导体集成电路器件能够在实现器件尺寸缩减的情况下，有效降低晶体管发生短沟道效应的问题，并避免晶体管的导通电流过小，以确保所述晶体管的导通性能。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。