垂直全环栅库架构的制作方法

背景技术：

相关技术的描述

随着半导体制造方法的进步和片上几何尺寸的减小，半导体芯片提供更多功能性和性能，同时消耗更少的空间。虽然已经取得了许多进步，但是现代技术在处理和集成电路设计方面仍然存在设计问题，这限制了潜在的益处。例如，电容耦合、电迁移、泄漏电流和处理良率是一些问题，这些问题会影响器件的布置以及信号在半导体芯片的整个裸片上的布线。另外，随着晶体管尺寸的减小，短沟道效应增加。除漏电流之外，短沟道效应的其他实例是闩锁效应、漏致势垒降低(dibl)、穿通、对温度的性能依赖性、碰撞电离，以及硅衬底和用于源极区域和漏极区域的阱的寄生电容。因此，这些问题有可能延迟设计的完成并且影响上市时间。

为了缩短半导体芯片的设计周期，在可能的情况下，用自动化替换手动全定制设计。设计人员以高级描述语言(诸如verilog、vhdl等)提供对功能单元或复杂栅极的描述。综合工具接收逻辑描述并且提供逻辑网表。逻辑网表由布局与布线(pnr)工具使用以提供物理布局。布局与布线工具使用单元布局库以提供物理布局。

单元布局库包括多个标准单元布局以用于提供由半导体芯片使用的各种功能。在一些情况下，手动地创建标准单元布局。因此，手动地创建经修改的每个新的标准单元布局或每个原始的标准单元布局。在其他情况下，调整由布局与布线工具使用的规则以使单元创建自动化。然而，自动化方法有时无法满足涉及性能、功耗、信号完整性、方法良率、本地和外部信号布线两者(包括内部交叉耦合连接、与其他单元匹配的高度和宽度单元尺寸、引脚访问)、电源轨设计等的规则中的每一个。因此，设计人员手动地创建这些单元，以针对多个特性获得更好的结果，或者重写布局与布线工具的规则。

当使用非平面器件(晶体管)时，尝试使用布局与布线工具自动布局的上述方法变得更加复杂。非平面晶体管是在半导体处理中用于减少短沟道效应的最新进展。三栅极晶体管、鳍式场效应晶体管(fet)和全环栅(gaa)晶体管是非平面晶体管的示例。布局工具和规则是为平面器件而不是相对新近的非平面器件设置的。

鉴于以上内容，期望用于创建垂直全环栅标准单元的布局的有效方法和系统。

附图说明

通过结合附图参考以下描述，可以更好地理解本文所述的方法和机制的上述优点，在附图中：

图1是用于加工垂直全环栅标准单元的布局的顶视图的一般化图。

图2是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图3是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图4是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图5是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图6是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图7是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图8是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图9是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图10是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图11是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图12是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图13是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图14是用于要加工的垂直全环栅器件的半导体结构的横截面图的一般化图。

图15是用于创建垂直全环栅标准单元的布局的方法的一般化图。

虽然本发明容易有各种修改和替代形式，但是通过举例方式在附图中示出特定的实施方案并且在本文中对其进行详细描述。然而，应理解的是，附图和对其的详述并不意图将本发明局限于所公开的具体形式，而相反，本发明将涵盖落入如所附权利要求所界定的本发明的范围内的所有修改、等效物和替代方案。

具体实施方式

在以下描述中，阐述了许多具体细节以提供对本文所提出的方法和机制的全面理解。然而，本领域普通技术人员应当认识到，各种实施方案可以在没有这些具体细节的情况下实践。在一些情况下，没有详细示出众所周知的结构、部件、信号、计算机程序指令和技术以避免模糊本文所描述的方法。应当理解，为了简单和清楚起见，图中示出的元件不一定按比例绘制。例如，一些元件的尺寸可以相对于其他元件放大。

设想用于创建垂直全环栅标准单元的布局的系统和方法。在各种实施方案中，用于创建垂直全环栅(gaa)标准单元布局的半导体器件加工方法在硅衬底上形成多个垂直纳米线片。所述方法布置金属全环栅垂直纳米线片并且在金属栅极上形成栅极触点，所述栅极触点位于两个垂直纳米线片之间。两个垂直纳米线片中的第一垂直纳米线片用于创建p沟道器件，并且第二垂直纳米线片用于创建n沟道器件。

所述方法在金属栅极上方栅极触点上布置栅极延伸金属(gem)，而不连接到金属栅极。gem允许在局部互连层与金属栅极之间的连接沿着对应器件的长度发生。此外，所述方法在gem上的某个位置处形成栅极通孔(vgem)，在所述位置处可使用局部互连层来布线栅极连接。之后，所述方法在两个垂直纳米线片上形成两个金属触点以创建源极区域和漏极区域。gem和vgem中的每一个都不连接到两个金属触点。布置局部金属层以用于连接局部路线和电源连接。

在下面的描述中，图1到图13中所示的垂直全环栅标准单元布局架构提供了垂直全环栅(gaa)器件的标准单元，其中标准单元使用电源短柱或接线柱，而不使用跨标准单元布设的电源轨。使用垂直gaa器件的标准单元的布局架构与使用水平gaa器件或trigate器件的标准单元的布局架构不同。图1到图13示出使用垂直gaa器件的多路复用器复合栅极的布局。然而，图1到图13中所示的布局技术可用于各种其他标准单元，所述各种其他标准单元用于其他复合栅极和功能单元。

现转向图1，示出了标准单元布局100的顶视图的一般化框图。垂直栅极半导体结构120的横截面附随布局100。用于多路复用器的标准单元布局100在布局顶部使用六个p型金属氧化物半导体(mos)场效应晶体管(fet)或p沟道非平面器件。此外，用于多路复用器的标准单元布局100在布局的底部使用六个n型mosfet或n沟道非平面器件。对于左上方的p型器件，有源区域102被突出显示。垂直纳米线片146a以三维方式从页面出来。垂直纳米线片146a包含在有源区域102内的内部矩形内的区域中。全环栅(gaa)金属124以360度的方式卷绕栅极区域中的垂直纳米线146a。层108用于切割栅极层并且示出金属栅极的起始和终止位置。硅化钛(ti-silicide)触点122用于提供与有源区域(诸如，源极区域和漏极区域)的局部互连。在一些实施方案中，硅化钛触点122使用二硅化钛(tisi2)。

从左侧开始，布局100中的第二列和第五列不具有从p型mosfet(pfet)到n型mosfet(nfet)连续布设的金属栅极，因此这些器件在栅极端子处断开。相比之下，第一列、第三列、第四列和第六列具有从pfet到nfet连续布设的金属栅极，因此这些器件在栅极端子处连接。例如，所连接的器件可在逆变器电路中使用。在一些实施方案中，自对准双图案化(sadp)技术用于形成金属栅极。

半导体结构120示出用于垂直gaa器件的加工技术的横截面图并且附随布局100。用于垂直gaa器件的电流从底部的硅衬底144向上流动穿过栅极区域中的垂直纳米线片146a-146b，穿过金属触点128，穿过金属触点130，穿过金属零层(m0或metal0)140，穿过金属通孔136并且穿过金属一层(m1或metal1)142。在示出的实施方案中，金属触点130跳过栅极延伸金属(gem)132。金属触点130是铜、钨或钴，并且所使用的材料基于电阻与方法可靠性之间的设计折衷。

硅化钛(tisi2)触点122用于源极区域和漏极区域。金属栅极124以360度方式卷绕栅极区域中的垂直纳米线片146a-146b，并且不穿过垂直纳米线片146a-146b并且不坐置在垂直纳米线片146a-146b的顶部。栅极触点126将金属栅极124连接到栅极延伸金属(gem)132。在所示出的实施方案中，gem132仅在栅极触点126上方使用。

现转向图2，示出标准单元布局200的顶视图的一般化框图。垂直栅极半导体结构120的横截面附随布局200。前面描述的触点、材料和结构的编号相同。形成金属触点128以创建触点，所述触点在金属栅极124上方连接到垂直纳米线片146a-146b，但不连接到金属栅极124。金属触点128从一个器件水平地形成到另一个器件，以连接电路中的源极或漏极。尽管未示出，但是在一些实施方案中，当不存在栅极触点126时，垂直地形成金属触点128，以便将p沟道器件的源极区域和漏极区域连接到n沟道器件的源极区域和漏极区域。如果给定器件的底部是漏极区域，则给定器件的顶部是源极区域，反之亦然。

接着，在标准单元布局200中形成栅极接通(go)触点126。每个器件具有使用栅极触点126的单个栅极连接。可按照原样共享栅极触点126，从左起的第一列以及第三列、第四列和第六列。如前所述，这些pfet和nfet已经连接了栅极端子。

第二列和第五列具有断开的栅极，并且因此，pfet和nfet中的每一个具有相应的栅极触点126。对于第二列和第五列，在单元的顶部和单元的底部看到单独的栅极触点126。如前所述，栅极切割层108被示出以断开第二列和第五列的金属栅极。

应注意，对于水平器件(晶体管)，栅极触点126能够布置在单元顶部、单元的中间和单元底部的若干位置中，诸如有源区域上、器件(pfet和nfet)之间。水平gaa器件也存在这种灵活的布置方式。然而，垂直gaa器件不存在这种灵活的布置方式。观察布局200，可看到如果栅极触点126移动太多，则它将与垂直纳米线片146a-146b形成电短路(连接)，然后栅极端子与源极端子或漏极端子短路。因此，对于垂直gaa器件，栅极触点126仅布置在三个位置之一中。

栅极触点126的三个位置包括单元布局200的顶部、单元布局200的中间和单元布局200的底部。这三个位置中的每一个被定位成远离单元布局200中所示的垂直片(诸如，垂直片146a)。之后，在单元布局300中形成触点130。如图所示，触点130端接在硅化钛(ts)触点122或金属触点128上。触点130用于源极区域和漏极区域。

参考图3，示出标准单元布局300的顶视图的一般化框图。垂直栅极半导体结构120的横截面附随布局300。前面描述的触点、材料和结构的编号相同。在此，形成栅极延伸金属(gem)132。花括号以及虚线框指示gem132在单元布局300中的位置。如结构120中所示，gem132中的每一个也布置在单元布局300中的栅极接通(go)触点126的顶部。如图所示，在各种实施方案中，gem132不对中在go触点126上。不过，gem132在金属栅极124和go触点126上对准。这种布置方式允许栅极124连接到上层金属层。

在不存在gem132的情况下，诸如通过go触点126与栅极端子的连接仅可出现在单元300的顶部、中间或底部。仅存在三个水平轨道可用于布线pfet和nfet的栅极端子。在存在gem132的情况下，与栅极端子的连接能够发生在单元布局300中的更多位置中，从而提供更好的布线灵活性。gem132允许与栅极的连接在垂直方向上在高于go触点126处发生，并且到达水平金属零(m0)140或垂直金属一(m1)142。gem132允许在局部互连层(诸如，稍后布置的metal0层140)与金属栅极124之间通过栅极触点126的连接沿着对应器件的长度发生。

参考图4，示出标准单元布局400的顶视图的一般化框图。垂直栅极半导体结构120的横截面附随布局400。前面描述的触点、材料和结构的编号相同。用于将gem132连接到水平m0140的栅极通孔(vgem)134布置在单元布局400中。同样，花括号指示gem132的位置。栅极通孔(vgem)134并不连接到金属触点128或金属栅极124。栅极通孔(vgem)134布置在gem132与稍后的metal0140相交的位置处。

参考图5到图7，示出了标准单元布局500、600和700的顶视图的一般化框图。垂直栅极半导体结构120的横截面附随布局500、600和700。前面描述的触点、材料和结构的编号相同。在图5中，水平金属零(metal0,m0)连接140布置在单元布局500中。现在可在单元中水平地和垂直地使用布线。应注意，栅极通孔(vgem)134布置在gem层132与metal0层140相交的位置处。

接着，完成从水平metal0140到垂直metal1142的连接，从而金属通孔136如图6所示布置。接着，垂直metal1层142如图7所示布置。输入和输出引脚可以选择在metal0140或metal1142中连接。电源(vdd)引脚连接示出在单元布局700的顶部，并且接地(vss,gnd)连接形成在单元布局700的底部。还应注意，在信号路线中没有布线(gem层132、水平metal0140和垂直metal1142)使用弯曲或l形。不具有弯曲或l形的金属层称为单向层。具有弯曲或l形的金属层称为双向层，并且双向层阻塞布线轨道，因此降低布线灵活性。

对于图1到图7的上述描述对用于仅在栅极触点126上使用栅极延伸金属(gem)132来创建垂直全环栅(gaa)标准单元布局的步骤进行了描述。然而，在其他实施方案中，gem132另外布置在源极区域和漏极区域中的硅化钛触点122上方的金属触点130上。图8到图13示出了这些替代性步骤。参考图8，示出标准单元布局800的顶视图的一般化框图。垂直栅极半导体结构820的横截面附随布局800。前面描述的触点、材料和结构的编号相同。如图所示，半导体结构820也在源极区域和漏极区域处使用栅极延伸金属(gem)132。右边的单元布局800已被执行在形成gem132层之前的每个处理步骤。

在示出的实施方案中，如先前所述，gem132在栅极触点126上方的栅极区域中使用，并且现在另外在硅化钛触点122上方的源极区域和漏极区域中的每一个中使用。如图所示，紧邻中间gem132左侧和右侧的金属触点130中的每一个是跳过使用gem132的触点。金属触点130和138使用是铜、钨或钴，并且所使用的材料基于电阻与方法可靠性之间的设计折衷。

参考图9，示出标准单元布局900的顶视图的一般化框图。垂直栅极半导体结构820的横截面附随布局900。前面描述的触点、材料和结构的编号相同。在示出的实施方案中，形成gem132。虚线指示gem132在单元布局900中的位置。将图9与较早的图3进行比较，可以看出，当在源极区域和漏极区域中使用gem132时，在单元布局900中存在更多的gem132。gem132允许在局部互连层(诸如，稍后布置的metal0层140)与金属栅极124之间通过栅极触点126的的连接沿着对应器件的长度发生。

参考图10，示出标准单元布局1000的顶视图的一般化框图。垂直栅极半导体结构820的横截面附随布局1000。前面描述的触点、材料和结构的编号相同。用于将gem132连接到水平m0140的栅极通孔(vgem)134布置在单元布局1000中。同样，虚线指示gem132的位置。栅极通孔(vgem)134并不连接到金属触点128或金属栅极124。栅极通孔(vgem)134布置在gem132与稍后的metal0140相交的位置处。

参考图11到图13，示出了标准单元布局1100、1200和1300的顶视图的一般化框图。垂直栅极半导体结构820的横截面附随布局1100、1200和1300。前面描述的触点、材料和结构的编号相同。在图11中，水平金属零(metal0,m0)连接140布置在单元布局1100中。现在可在单元中水平地和垂直地使用布线。应注意，栅极通孔(vgem)134布置在gem层132与metal0层140相交的位置处。还应注意，水平metal0140路线是单向路线。

接着，完成从水平metal0140到垂直metal1142的连接，从而金属通孔136如图12所示布置。接着，垂直metal1层142如图13所示布置。输入和输出引脚可以选择在metal0140或metal1142中连接。电源(vdd)引脚连接示出在单元布局1300的顶部，并且接地(vss,gnd)连接形成在单元布局1300的底部。还应注意，在信号路线中没有布线(gem层132、水平metal0140和垂直metal1142)使用单向路线。

对于图8到图13的上述描述对用于在栅极触点126上和在硅化钛触点122上方的金属触点130上以及另外在垂直纳米线片146a-146b上方的金属触点130上使用栅极延伸金属(gem)132来创建垂直全环栅(gaa)标准单元布局的步骤进行了描述。然而，在其他实施方案中，gem132另外布置在垂直纳米线片146a-146b上方的金属触点130上。参考图14，示出垂直栅极半导体结构1420的横截面图的一般化框图。前面描述的触点、材料和结构的编号相同。在各种实施方案中，用于创建结构1420的垂直标准单元布局的处理步骤使用先前针对结构120和820描述的类似步骤。

现参考图15，示出用于创建垂直全环栅(gaa)标准单元的布局的方法1500的一个实施方案。出于讨论目的，依序示出这个实施方案中的步骤。然而，在其他实施方案中，一些步骤以与图示不同的次序发生，一些步骤同时进行，一些步骤与其他步骤结合，并且一些步骤不存在。

环绕在硅衬底上形成的两个垂直纳米线片来布置金属栅极(框1502)。在两个垂直纳米线片之间在金属栅极上形成栅极触点(框1504)。将栅极延伸金属(gem)布置在金属栅极上方至少栅极触点上(框1506)。在gem上的某个位置处形成栅极通孔(vgem)，在所述位置处可使用局部互连层来布线栅极连接(框1508)。布置局部金属层以用于连接局部路线和电源连接(框1510)。

应注意，上述实施方案中的一个或多个包括软件。在此类实施方案中，实施方法和/或机制的程序指令被传送或存储在计算机可读介质上。被配置来存储程序指令的各种类型的介质是可获取的并且包括硬盘、软盘、cd-rom、dvd、闪存存储器、可编程rom(prom)、随机存取存储器(ram)和各种其他形式的易失性或非易失性存储器。一般来说，计算机可访问存储介质包括在用于向计算机提供指令和/或数据期间可由计算机访问的任何存储介质。例如，计算机可读存储介质包括存储介质，诸如磁性或光学介质(例如磁盘(固定的或可移动的))、磁带、cd-rom或dvd-rom、cd-r、cd-rw、dvd-r、dvd-rw或蓝光。存储介质还包括易失性或非易失性存储介质，诸如ram(例如，同步动态ram(sdram)、双倍数据速率(ddr、ddr2、ddr3等)、sdram、低功率ddr(lpddr2等)、sdram、rambusdram(rdram)、静态ram(sram)等)、rom、闪存存储器、经由诸如通用串行总线(usb)接口等的外围接口访问的非易失性存储器(例如，闪存存储器)等。存储介质包括微机电系统(mems)以及可经由通信介质(诸如,网络和/或无线链路)访问的存储介质。

另外，在各种实施方案中，程序指令包括以高级编程语言(诸如，c)或设计语言(hdl)(诸如，verilog、vhdl)或数据库格式(诸如，gdsii流格式(gdsii))对硬件功能性的行为级描述或寄存器传输级(rtl)描述。在一些情况下，所述描述由综合工具读取，所述综合工具综合所述描述以从综合库产生包括一系列栅极的网表。所述网表包括栅极的集合，所述栅极还表示包括所述系统的硬件的功能性。所述网表随后可被布置和布线以产生描述要应用于掩模的几何形状的数据集。所述掩模随后用于各种半导体加工步骤以产生对应于系统的一个半导体电路或多个半导体电路。或者，根据需要，计算机可访问存储介质上的指令是所述网表(带有或不带有综合库)或数据集。或者，利用指令以便由来自供应商(诸如，和mentor)的基于硬件的类型的模拟器进行模拟。

尽管已相当详细地描述了以上实施方案，但是一旦完全了解以上公开内容，各种变化和修改对本领域的那些技术人员将变得明显。意图将以下权利要求解释为涵盖全部这类变化和修改。