芯片部件的制造方法与流程

本发明涉及一种芯片部件的制造方法，例如，所涉及的芯片部件的制造方法适用于压电元件等的陶瓷制芯片部件的制造方法也是优选的制造方法。

背景技术：

以往，作为芯片部件的制造方法，例如，公开有日本专利第5556070号公报中记载的制造方法。该制造方法具有以下工序：工序1，即，将1层切割带一体型粘接片贴合于半导体晶片的工序，其中该1层切割带一体型粘接片是将粘接片和通过能量射线照射而使粘合力降低的切割带进行层叠之后而得到的；以及工序2，即，通过切断半导体晶片和粘接片，从而将半导体晶片进行单片化来制作出多个半导体芯片的工序。

技术实现要素：

不过，将半导体晶片进行单片化而得到的半导体芯片已经经由了离子注入工序、布线工序、电极形成工序等，并通过单片化而完成为半导体芯片。

另一方面，在芯片部件中，在将陶瓷生坯片或陶瓷层叠体进行单片化而制成出多个芯片后，为了在芯片的侧面形成电极等，还必须再投入到至少实施表面处理的工序中。因为芯片非常小，又是制作多个芯片，所以，存在着难以处理、且难以进行对各芯片实施表面处理时的定位这样的问题。

本发明是考虑到这样的问题而提出的，其目的在于提供一种实现下述效果的芯片部件的制造方法。

(a)能够将多个芯片在粘贴于基片的状态下进行处理，从而能够容易地投入于后续工序。

(b)能够将多个芯片在粘贴于基片的状态下至少进行表面处理。

[1]本发明的芯片部件的制造方法的特征在于，具有以下工序：将陶瓷的生坯片或生坯层叠体保持于载体片的工序；将保持于所述载体片的所述生坯片或生坯层叠体与所述载体片的一部分一起进行切断的工序；将切断后的所述生坯片或生坯层叠体中的至少未成为产品的部分与所述载体片的一部分一起进行剥离，从而将多个芯片残留于所述载体片上的工序；以及在将所述多个芯片保持于所述载体片的状态下，对通过所述剥离而露出来的所述多个芯片的侧面部至少实施表面处理的工序。

由此，能够将多个芯片在粘贴于载体片的状态下进行处理，从而能够容易地投入于后续工序。并且，能够将多个芯片在粘贴于载体片的状态下至少进行表面处理。因此，通过将结束了表面处理后的芯片(芯片部件)从基片上进行剥离，从而能够容易地制作出多个芯片部件。

[2]在本发明中，可以进一步具有以下工序：在将所述多个芯片保持于新的载体片上之后，从当初所贴合的载体片上剥离所述多个芯片的工序；将保持于所述新的载体片上的所述芯片与所述载体片的一部分一起进行切断的工序；将切断后的所述芯片中的至少未成为产品的部分与所述载体片的一部分一起进行剥离，从而将多个芯片残留于所述载体片上的工序；以及在将所述多个芯片保持于所述新的载体片的状态下，对通过所述剥离而露出来的所述多个芯片的另一侧的侧面部至少实施表面处理的工序。由此，能够形成出多个复杂形状的芯片，并且能够在各芯片的多个侧面分别形成出电极膜。

[3]在本发明中，所述载体片优选层叠有两层以上的基片，该基片具有基材层、和形成于该基材层的一个面的粘合层。

由此，在剥离被切断后的所述生坯片或生坯层叠体中的至少未成为产品的部分时，载体片的第一层(上层)的基片中的与未成为产品的部分对应的位置也被剥离。其结果，在第一层片上形成：具有沿着芯片侧面的侧壁的凹部。

因此，之后的针对芯片的侧面部所进行的表面处理变得容易，并且可以将芯片在粘贴于基片的状态下进行表面处理。

[4]在本发明中，所述载体片的所述粘合层的粘合力优选通过温度变化、或紫外线照射而变化。

在从载体片剥离未成为产品的部分时，通过改变温度或照射紫外线，使载体片的粘合层的粘合力降低，因此，能够容易地将未成为产品的部分与载体片的一部分一起进行剥离，从而能够将多个芯片残留于载体片上。

[5]在本发明中，可以任意设定各所述粘合层的粘合力，在各层具有相同或不同的粘合力。

[6]在本发明中，所述载体片可以通过层叠第一基片和第二基片而构成，所述第一基片可以具有第一基材层、和用于粘贴所述生坯片或者生坯片叠体的第一粘合层，所述第二基片可以具有第二基材层、和用于粘贴所述第一基片的第二粘合层。

[7]在本发明中，所述第一粘合层的粘合力优选为低于所述第二粘合层的粘合力。

[8]在本发明中，所述第二粘合层的粘合力优选为所述第一粘合层的粘合力的4倍以上。进一步优选为12倍以上。

[9]在本发明中，所述第一粘合层的厚度优选为比所述第二粘合层的厚度还薄。

[10]在本发明中，所述第一粘合层的粘合力优选为0.05n/25mm以上、且厚度为10μm以下。

[11]在本发明中，所述第二粘合层的粘合力优选为0.4n/25mm以上、且厚度为40μm以下。进一步优选为，粘合力为5.9n/25mm以上、且厚度为40μm以下；更优选为，粘合力为5.9n/25mm以上、且厚度为10μm以下。

根据本发明的芯片部件的制造方法，发挥了下述效果。

(a)能够将多个芯片在粘贴于基片的状态下进行处理，从而能够容易地投入于后续工序。

(b)能够将多个芯片在粘贴于基片的状态下至少进行表面处理。

附图说明

图1是示出了：第一实施方式的芯片部件的制造方法(第一制造方法)的流程图。

图2a是示出了：在第一制造方法中将陶瓷的生坯片或生坯层叠体保持于载体片的状态的立体图；图2b是：图2a中的iib-iib线上的截面图；图2c是示出了：将保持于载体片上的生坯片或生坯层叠体与载体片的一部分一起进行切断的状态的立体图；图2d是：图2c中的iid-iid线上的截面图。

图3a是示出了：在第一制造方法中将切断后的生坯片或者生坯层叠体中的虚设部与载体片的一部分一起进行剥离而将多个芯片残留于载体片上的状态的立体图；图3b是：图3a中的iiib-iiib线上的截面图，其是示出了：将虚设部与载体片的一部分一起进行剥离的状态的截面图；图3c是示出了：对露出的多个芯片的侧面部至少实施表面处理而制作出多个芯片部件的状态的立体图；图3d是：图3c中的iiid-iiid线上的截面图。

图4是示出了载体片的截面图。

图5是示出了：第二实施方式的芯片部件的制造方法(第二制造方法)的流程图。

图6a是示出了：在第二制造方法中将在一个侧面部分别形成有电极膜的多个芯片从载体片进行剥离，并重贴在新的载体片的上表面的状态的立体图；图6b是示出了：将保持于新的载体片的芯片与新的载体片的一部分一起进行切断的状态的立体图；图6c是示出了：对露出的多个芯片的另一侧的侧面部至少实施表面处理而制作出多个芯片部件的状态的立体图。

图7是示出了实施例1～7及比较例的评价的表1。

具体实施方式

以下，一边参照图1～图7一边对本发明的芯片部件的制造方法的实施方式例进行说明。另外，在本说明书中，表示数值范围的的使用还包含有：在其前后记载的数值作为下限值以及上限值的意思。

虽未图示，但本实施方式的芯片部件是由如下所述来获得的，即：例如，在将一层陶瓷生坯片进行单片化而得到的多个芯片的各侧面上形成电极等。或者，例如，也可以通过在将陶瓷层叠体进行单片化而得到的多个芯片的各侧面上形成电极等来获得，其中所述陶瓷层叠体层叠有多个陶瓷生坯片和多个内部电极。另外，上述陶瓷生坯片上也可以形成有内部电极或外部电极。之后，芯片部件被烧成，例如，作为压电元件、谐振器、过滤器等而被产品化。芯片部件例如具有长方体状，纵向为0.2mm～0.4mm，横向为0.8mm～1.2mm，厚度为0.05mm～0.2mm。

并且，如图1所示，第一实施方式的芯片部件的制造方法(以下记为第一制造方法)具有第1工序、第2工序、第3工序、第4工序、以及第5工序。

在第1工序，在图1的步骤s1中，如图2a及图2b所示，将陶瓷的生坯片14或生坯层叠体16保持于载体片10上。载体片10层叠有2层以上的基片，该基片具有：基材层、和形成于该基材层的一个面上的粘合层。

在第一制造方法中，如图2b所示，载体片10通过层叠第一基片1a和第二基片10b而构成。第一基片10a具有：第一基材层12a、和用于粘贴生坯片14或生坯层叠体16的第一粘合层18a。第二基片10b具有：第二基材层12b、和用于粘贴第一基片10a的第二粘合层18b。

并且，在该第1工序(粘贴工序)中，在载体片10的第一基片10a的上表面(第一粘合层18a的上表面)上粘贴生坯片14或生坯层叠体16。

接着，在第2工序(切断工序)，在图1的步骤s2中，将保持于载体片10上的生坯片14或生坯层叠体16与载体片10的一部分一起进行切断。具体而言，如图2c及图2d所示，使作为切断单元的刀20移动至：刀尖到达第二基片10b的第二粘合层18b的位置，由此将生坯片14或生坯层叠体16以及第一基片10a进行切断。生坯片14或生坯层叠体16的切断位置是：生坯片14或生坯层叠体16中的成为产品的部分与未成为产品的部分之间的边界位置。在该情况下，只要能够将生坯片14或生坯层叠体16以及第一基片10a予以切断即可，因此，刀尖的位置也可以到达：第一基片10a的第一基材层12a的中途、或第二基片10b的第二粘合层18b的中途或第二基片10b的第二基材层12b的中途。

接着，在第3工序(虚设部剥离工序)，在图1的步骤s3中，如图3a及图3b所示，将被切断后的生坯片14或生坯层叠体16中的至少未成为产品的部分(以下记为虚设部22(参照图3b))与载体片10的一部分一起进行剥离，从而将多个芯片24残留于载体片10上。此时，粘贴于该虚设部22的下方的被切断后的第一基片10a的一部分也与虚设部22一起被剥离。

之后，在步骤s4中，将多个芯片24在保持于载体片10上的状态下进行处理，投入于后续工序(侧面处理工序)。

接着，在第4工序(侧面处理工序)，在图1的步骤s5中，如图3c及图3d所示，对通过上述的剥离而露出来的多个芯片24的侧面部24a至少实施表面处理，从而制作出多个芯片部件26(参照图3d)。通过步骤s3中的虚设部22的剥离，在多个芯片24之间形成出间隙28(空间)。

因此，在载体片10上粘贴有多个芯片24的状态下，对露出来的多个芯片24的侧面部24a进行膏料涂布等表面处理，从而能够在多个芯片24的侧面部24a上形成例如电极膜30(侧面电极等)。当然，除表面处理之外，还能够对多个芯片24的侧面部24a进行各种加工(槽的形成等)。

接着，在第5工序(芯片部件剥离工序)，在图1的步骤s6中，将芯片部件26从载体片10上进行剥离。即，从第二基片10b上进行剥离。

如此，在第一制造方法的情况下，在第3工序中，将被切断后的生坯片14或生坯层叠体16中的至少虚设部22与载体片10的一部分一起进行剥离，从而将多个芯片24残留于载体片10上，因此，能够将多个芯片24在粘贴于载体片10上的状态下进行处理，从而能够容易地投入后续工序(侧面处理工序)。并且，能够将多个芯片24在粘贴于载体片10的状态下至少进行表面处理。

此处，关于载体片10，也可以采用以下构成的载体片10。

优选为，第一基片10a的第一粘合层18a的粘合力低于第二基片10b的第二粘合层18b的粘合力。另外，如图4所示，优选使第二粘合层18b的厚度tb薄至第一粘合层18a的厚度ta左右。

若提高第一粘合层18a的粘合力，则在从载体片10剥离芯片部件26时，经表面处理后的部分(电极等)的一部分有可能被剥离。相反，若使第一粘合层18a的粘合力过低，则在第2工序(切断工序)中的切断时，会产生芯片24的位置偏移(错位)，在第3工序的虚设部剥离工序中有可能与虚设部22一起被剥离。

另外，若降低第二粘合层18b的粘合力，则在切断工序中，容易产生芯片24的位置偏移，有可能难以使芯片24整齐排列。在该情况下，有可能在对多个芯片24进行一次表面处理等时发生故障。

另一方面，若增大第二粘合层18b的厚度tb，则在切断工序中，第二粘合层18b向剪切方向的偏移量变大，这种情况下，也容易产生芯片24的位置偏移，有可能难以使芯片24整齐排列。

通过使第二粘合层18b的粘合力高于第一粘合层18a的粘合力、且使第二粘合层18b的厚度tb薄薄，从而能够抑制芯片24的位置偏移。并且，在后续工序对带有芯片的载体片10进行处理时，芯片24也不可能与残留的第一基片10a一起被剥离。

第一基片10a的第一粘合层18a及第二基片10b的第二粘合层18b优选为：粘合力通过温度变化、紫外线照射而变化的粘合层。例如，作为第一基片10a，可以使用：在第一粘合层18a的温度达到预先设定的转换度以下的阶段，其粘合力呈现下降的感温性粘合片。另外，例如，作为第一基片10a，可以使用：通过照射紫外线而使第一粘合层18a的粘合力下降的紫外线固化型粘合带。这对于第二基片10b也是同样的。

由此，在分别使用感温性粘合片来作为第一基片10a及第二基片10b的情况下，在第1工序及第2工序中，将第一基片10a的第一粘合层18a及第二基片10b的第二粘合层18b的温度设定为比转换温度还要高的温度。并且，在第3工序中，通过将第二粘合层18b的温度设定为比转换温度还要低的温度，从而能够容易地将虚设部22与粘贴于其下方的被切断后的第一基片10a的一部分一起进行剥离下来。

在投入于第4工序的阶段(处理)、以及第4工序(表面处理等)中，可以将第二粘合层18b的温度维持在例如第3工序的温度而进行处理。从而能够实现处理时间的缩短。

当然，在投入于第4工序的阶段以后(步骤s4以后)，也可以将第一基片10a的第一粘合层18a及第二基片10b的第二粘合层18b的温度再次设定为比转换温度还要高的温度。由此，第一粘合层18a及第二粘合层18b的粘合力得以提高，能够将多个芯片24在粘贴于载体片10上的状态下进行处理。另外，在进行第4工序中的表面处理等时，芯片24不会从载体片10上剥离下来。

在之后的第5工序中，将第一基片10a的第一粘合层18a及第二基片10b的第二粘合层18b的温度设定为比转换温度还要低的温度，从而能够将芯片部件26剥离下来。

假设在第5工序中将第一基片10a的第一粘合层18a及第二基片10b的第二粘合层18b的温度设定为比转换温度还要低的温度，则第一粘合层18a的粘合力会变低，因此，容易将芯片部件26剥离下来。但是，由于急剧的温度变化，有可能会产生：在芯片部件26的侧面部上形成的电极等也被剥离等问题。因此，优选为，在实施表面处理等之后，不会使第一粘合层18a及第二粘合层18b的温度低于转换温度。因此，优选为，第一粘合层18a的粘合力低于第二粘合层18b的粘合力。由此，在将芯片部件26从载体片10上进行剥离时，在芯片部件26的侧面部上形成的电极等就不会被剥离下来，从而能够提高芯片部件26的成品率。

接着，一边参照图5以及图6a～图6c一边对第二实施方式的芯片部件的制造方法(以下记为第二制造方法)进行说明。

该第二制造方法虽说基于与上述第一制造方法几乎同样的工序，但在具有对芯片24的侧面部24a实施多次表面处理等的工序的方面有所不同。

具体而言，首先，经过图5的第1a工序(步骤s101)～第4a工序(步骤s105)，如图6a所示，通过芯片24的一个侧面部上的表面处理等，来形成电极膜30。

之后，在图5的第1b工序(步骤s106：重贴工序)中，如图6a所示，将多个芯片24保持于新的载体片100上。即，将多个芯片24重贴在新的载体片100上。例如，在将多个芯片24载置于当初的载体片10的状态下，在多个芯片24上贴合热发泡片(未图示)。之后，使得多个芯片24被当初的载体片10和热发泡片夹持的状态下的工件处在转换温度以下，来剥离当初的载体片10。

之后，利用高温侧的温度差而从热发泡片来重贴在新的载体片100。即，在将多个芯片24载置于热发泡片的状态下，在多个芯片24上来贴合新的载体片100。之后，使得多个芯片24被新的载体片100与热发泡片夹持的状态下的工件处在高温(热发泡片的剥离开始温度以上)下，来剥离热发泡片。由此，多个芯片24被重新贴在新的载体片100上。由此，能够将整齐排列粘贴于当初的载体片10上的多个芯片24在维持其整齐排列状态的状态下重新贴在新的载体片100上。

接着，在图5的第2b工序(步骤s107：切断工序)中，如图6b所示，将保持于新的载体片100上的多个芯片24与载体片100的一部分一起进行切断。

接着，在图5的第3b工序(步骤s108：虚设部剥离工序)中，如图6c所示，将通过切断处理而产生的虚设部22(参照图6b)与载体片100的一部分一起进行剥离，从而将多个芯片24残留于载体片100上。此时，粘贴于该虚设部22的下方的被切断后的第一基片100a的一部分也与虚设部22一起被剥离下来。

之后，在步骤s109中，将多个芯片24在保持于载体片100上的状态下进行处理，投入于后续工序(侧面处理工序)。

接着，在图5的第4b工序(步骤s110：侧面处理工序)中，如图6c所示，对通过上述的虚设部22的剥离而露出来的多个芯片24(参照图6b)的另一侧的侧面部至少实施表面处理(电极膜30的形成)，来制作出多个芯片部件26。

接着，在图5的第5工序(步骤s111：芯片部件剥离工序)中，将芯片部件26(在一个侧面部及另一侧的侧面部分别形成有电极膜30的芯片)从载体片100上剥离下来。

如此，通过重复第1工序～第4工序的一系列工序，从而能够形成出多个复杂形状的芯片24，并且能够在各芯片24的多个侧面上分别形成电极膜30。

实施例

关于实施例1～6及比较例，通过改变载体片10的粘合层的粘合力及厚度来确认芯片部件的不良品率。

(实施例1)

实施例1使用了第一基片10a及第二基片10b的双层结构的基片，来作为载体片10。作为第一基片10a，使用了：冷敏感型感温性粘合片(nitta株式会社制：cs5010c25)；作为第二基片10b，同样使用冷敏感型感温性粘合片(nitta株式会社制：cs5040c08)。

具体而言，第一基片10a构成为：第一粘合层18a的粘合力为0.1n/25mm，厚度为10μm。第二基片10b构成为：第二粘合层18b的粘合力为0.4n/25mm，厚度为40μm。

而且，根据图1所示的制造工序，制作出了多个芯片部件26。此时，在第2工序(切断工序)中，将生坯片14或生坯层叠体16加热至80℃，并进行切断。在该第2工序中，形成：纵向为124列、横向为53列的切入痕。

在第3工序(虚设部剥离工序)中，利用等间距的梳齿状夹具，将虚设部22与载体片10的一部分(切断后的第一基片10a的一部分)一起进行剥离。在第4工序(侧面处理工序)中，通过丝网印刷而在各芯片24的侧面部24a上形成侧面电极30，而且，在第5工序(芯片部件剥离工序)中，将残留于载体片10上的芯片部件26剥离下来。

(实施例2)

实施例2除了使用冷敏感型感温性粘合片(nitta株式会社制：cs5010c05)来作为载体片10的第二基片10b这一点之外，与上述实施例1同样地制作出了多个芯片部件26。第二基片10b构成为：第二粘合层18b的粘合力为1.2n/25mm，厚度为40μm。

(实施例3)

实施例3除了使用冷敏感型感温性粘合片(nitta株式会社制：cs5010c02)来作为载体片10的第二基片10b这一点之外，与上述实施例1同样地制作出了多个芯片部件26。第二基片10b构成为：第二粘合层18b的粘合力为5.9n/25mm，厚度为40μm。

(实施例4)

实施例4除了将载体片10的第二粘合层18b的厚度tb调整为30μm这一点之外，与上述实施例3同样地制作出了多个芯片部件26。

(实施例5)

实施例5除了将载体片10的第二粘合层18b的厚度tb调整为20μm这一点之外，与上述实施例3同样地制作出了多个芯片部件26。

(实施例6)

实施例6除了将载体片10的第二粘合层18b的厚度tb调整为10μm这一点之外，与上述实施例3同样地制作出了多个芯片部件26。

(实施例7)

实施例7除了使用冷敏感型感温性粘合片(nitta株式会社制：cs5010c80)来作为载体片10的第一基片10a这一点之外，与上述实施例3同样地制作出了多个芯片部件26。第一基片10a构成为：第一粘合层18a的粘合力为0.05n/25mm，厚度为10μm。

(比较例)

比较例使用了仅第一基片10a的1层结构的片来作为载体片10。作为第一基片10a，使用了冷敏感型热敏性粘合片(nitta株式会社制：cs5010c25)。具体而言，第一基片10a构成为：第一粘合层18a的粘合力为0.1n/25mm，厚度为10μm。

并且，在比较例中，虽未图示，但将陶瓷的生坯片14或生坯层叠体16保持于载体片10(仅第一基片10a)。之后，将保持于载体片10的生坯片14或生坯层叠体16与载体片10的一部分一起进行切断。由此，多个芯片24被保持于载体片10上。

之后，将多个芯片24在保持于载体片10上的状态下进行处理，投入到后续工序。之后，从载体片10剥离多个芯片24。接着，为了后续工序(表面处理等)而将多个芯片24整齐排列。然后，通过丝网印刷而在各芯片24的侧面部24a上形成侧面电极30。

[不良品率]

不良品率如下求出，即：将由粘贴于一片载体片10上的生坯片14或生坯层叠体16制作的芯片部件26的预定个数设为m，将实际制作出的芯片部件26的个数设为a时，算出a/m，由此求出不良品率。

[评价结果]

将评价结果示于图7的表1。

根据表1的结果，比较例的处理状态不良。即，在处理过程中，芯片24从载体片10脱落下来，不良品率呈现增加。其原因在于，载体片10仅由第一基片10a构成，因此，在切断工序中，切入痕会进入到第一基片10a(载体片)的第一基材层12a。因此，认为其原因是：在处理时，第一基片10a是在进入到第一基材层12a的切入痕的部分弯折，难以稳定保持载体片10。另外，在比较例中，需要在对芯片24进行表面处理等之前的阶段将多个芯片24整齐排列。可以认为，该整齐排列作业阶段中的芯片24的丢失也是不良品率增加的主要原因。

另一方面，实施例1～7的不良品率小于5％，是良好的。可以认为：是因为采用了双层结构作为载体片10，因此处理呈现良好，此外，能够将多个芯片24在粘贴于载体片10的状态下实施表面处理等，并且不需要芯片24的整齐排列作业，因此不良品率会大幅下降。

实施例1以外的实施例2～7的不良品率小于1％。可以认为，实施例1中，由于第二基片10b的第二粘合层18b的粘合力小到0.4n/25mm，因此在切断工序中，例如，在纵向上切出124列的切入痕时，芯片24的位置会与第一粘合层18a一起逐渐偏移，这将会导致与不良品率有关。

若详细研究不良品率小于1％的实施例2～7的结果，则在除了实施例7之外的实施例2～6中，第二基片10b的第二粘合层18b的粘合力越大，不良品率就会越低。可以认为，第二粘合层18b的粘合力越大，越不易引起切断工序中的芯片24以及第一粘合层18a的位置偏移，由此，不良品率呈现下降。

另外，第二基片10b的第二粘合层18b的厚度tb越小，不良品率就会越低。可以认为，通过减小第二粘合层18b的厚度tb，从而在切断工序中，第二粘合层18b向剪切方向的偏移量会变小，由此，不良品率呈现下降。

实施例7由于第一粘合层18a的粘合力小到0.05n/25mm，因此在切断工序的切断时，容易发生芯片24的位置偏移，在第3工序的虚设部剥离工序中，与虚设部22一起被剥离，这将会导致与不良品率有关。

另外，本发明的芯片部件的制造方法并不限于上述的实施方式，在不脱离本发明的宗旨的情况下当然可以采用各种构成。