一种VDMOS器件及其制作方法与流程

本发明涉及半导体技术领域，具体的说是一种vdmos器件及其制作方法。

背景技术：

vdmos(verticaldouble-deffusedmetaloxidesemiconductorfieldeffecttransistor，垂直双扩散场效应晶体管)器件的漏源两极分别在器件的两侧,使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。vdmos器件的栅极控制器件沟道开启，栅极位置的氧化层耐高压能力差(通常<100v)，极易受到瞬态电压浪涌破坏，导致器件失效，因此在vdmos器件的栅极通常需要增加静电防护结构来避免瞬态电压浪涌造成对器件的破坏，然而现有的静电防护结构造成器件面积的增加，进而增加了封装成本，不利于产品的可靠性。

技术实现要素：

本发明实施例提供了一种三极管的制作方法，能够在不增加面积的前提下提高器件的功率。

第一方面，本发明实施例提供了一种vdmos器件的制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底表面生长第一导电类型的外延层；在所述外延层表面形成沟槽；在所述沟槽表面及所述外延层上表面形成第一隔离层；在所述沟槽的侧壁及底部形成第一导电类型的第一多晶硅层；在所述沟槽的侧壁处的第一多晶硅层的表面区域形成侧墙；在所述沟槽底部的第一多晶硅层表面形成第二隔离层；在所述沟槽内填充半绝缘多晶硅层及第一导电类型的第二多晶硅层，所述半绝缘多晶硅层包括位于所述第二多晶硅层上方的第一部分及位于所述第二多晶硅层下方的第二部分。

第二方面，本发明实施例提供一种vdmos器件，包括：第一导电类型的衬底；形成在所述衬底表面的第一导电类型的外延层；形成在所述外延层表面的沟槽；形成在所述沟槽表面及所述外延层上表面的第一隔离层；形成在所述沟槽的侧壁及底部的第一导电类型的第一多晶硅层；形成在所述沟槽的侧壁处的第一多晶硅层的表面区域的侧墙；形成在所述沟槽底部的第一多晶硅层底部的第二隔离层；以及形成在所述沟槽内的半绝缘多晶硅层及第一导电类型的第二多晶硅层，所述半绝缘多晶硅层包括位于所述第二多晶硅层上方的第一部分及位于所述第二多晶硅层下方的第二部分。

可以理解，本发明通过提供的vdmos器件避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。采用半绝缘多晶硅层及第一导电类型的第二多晶硅层方式组成的静电防护结构工艺简单，均匀性好。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。

图1为本发明实施例提出的制作vdmos器件的方法的流程示意图；

图2至图11是本发明实施例提出的制作vdmos器件的方法的剖面结构示意图；

附图标记说明：1、衬底；2、外延层；3、沟槽；4、第一隔离层；5a、多晶硅；5、第一多晶硅层；6a、氧化硅层；6、侧墙；7、第二隔离层；8、半绝缘多晶硅层；81、第一部分；82、第二部分；9、第二多晶硅层；10、体区；11、源区；12、介质层；13、正面金属层；14、背面金属层。

具体实施方式

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

请参阅图1，图1是本发明实施例提出的制作三极管的方法的流程示意图，本发明提供一种三极管的制作方法，包括：

步骤s01：提供第一导电类型的衬底，在所述衬底表面生长第一导电类型的外延层；

步骤s02：在所述外延层表面形成沟槽；

步骤s03：在所述沟槽表面及所述外延层上表面形成第一隔离层；

步骤s04：在所述沟槽的侧壁及底部形成第一导电类型的第一多晶硅层；

步骤s05：在所述沟槽的侧壁处的第一多晶硅层的表面区域形成侧墙；

步骤s06：在所述沟槽底部的第一多晶硅层表面形成第二隔离层；

步骤s07：在所述沟槽内填充半绝缘多晶硅层及第一导电类型的第二多晶硅层，所述半绝缘多晶硅层包括位于所述第二多晶硅层上方的第一部分及位于所述第二多晶硅层下方的第二部分。

可以理解，本发明通过上述方法避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。采用半绝缘多晶硅层及第一导电类型的第二多晶硅层方式组成的静电防护结构工艺简单，均匀性好。

下面参照附图，对上述形成所述晶体管的方法加以详细阐述。

为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、p型半导体和n型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成p型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了n型半导体，p型半导体和n型半导体的导电类型不同，在本发明的实施例中，第一导电类型为n型，第二导电类型为p型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子。

请参照附图2，执行步骤s01：提供第一导电类型的衬底1，在所述衬底1表面生长第一导电类型的外延层2；具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为n型衬底，所述衬底1电阻率为0.001～0.005ω*cm，厚度为250～350μm，在本实施方式中，所述衬底1的掺杂离子具体为磷离子，当然，在其他实施方式中，所述衬底1的掺杂离子还可为砷或锑等其他五价离子。在本发明的实施例中，所述衬底1作为本发明提出的三极管的集电极接触区。所述外延层2的厚度及浓度与器件的耐压密切相关，在本发明的一些实施例中，所述外延层2电阻率为45～60ω*cm，其厚度在15～18μm之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。所述外延层2可以采用外延生长法形成在所述衬底1的上表面。所述外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为n型掺杂，所述外延层2为n型掺杂，在其他实施方式中，若所述衬底1为p型掺杂，所述外延层2为p型掺杂。在本实施方式中，所述外延层2的掺杂离子具体为磷离子，在其他实施方式中，所述外延层2的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良。同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。

请参照附图3，执行步骤s02：在所述外延层2表面形成沟槽3，形成所述沟槽3的过程可以为：在所述外延层2上形成刻蚀阻挡层，然后在刻蚀阻挡层(图未示)上形成光刻胶层(图未示)，之后采用具有所述沟槽3图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽3图形的光刻胶层。以具有所述沟槽3图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述沟槽3的图形开口(图未示)。然后以具有所述沟槽3图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述外延层2，在所述外延层2内形成所述沟槽3。此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层(图未示)。所述沟槽3的深度及宽度根据器件的要求来定，具体不做过多的限定。

请参照附图4，执行步骤s03：在所述沟槽3表面及所述外延层2上表面形成第一隔离层4。具体的，所述第一隔离层4的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第一隔离层4可以通过淀积工艺形成于所述外延层2及所述沟槽3的表面，也可以通过热氧化工艺形成；在本实施方式中，所述第一隔离层4通过热氧化工艺形成，所述热氧化工艺为本领域技术人员的常规技术手段，在此不再进行详细的说明。

请参照附图5及6，执行步骤s04：在所述沟槽3的侧壁及底部形成第一导电类型的第一多晶硅层5；进一步的，在所述沟槽3的侧壁及底部形成第一导电类型的第一多晶硅层5具体包括：在所述沟槽3内填充第一导电类型的多晶硅；干法刻蚀所述第一导电类型的多晶硅5a，去除部分多晶硅5a，保留所述沟槽3底部及侧壁的多晶硅5a，进而形成所述第一多晶硅层5。其中，所述干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀具有易实现自动化、处理过程未引入污染、清洁度高的优点。所述第一多晶硅层55在所述沟槽3底部及侧壁上的厚度可以相同也可以不同，优选相同，所述第一多晶硅层55在所述沟槽3底部及侧壁上的厚度均大于3000a。

请参照附图7及8，执行步骤s05：在所述沟槽3的侧壁处的第一多晶硅层5的表面区域形成侧墙6；进一步的，所述侧墙6的形成过程具体包括：通过热氧化工艺，将所述第一多晶硅层5的表面区域氧化为氧化硅层；干法刻蚀所述沟槽3底部的氧化硅层，保留所述沟槽3侧壁上的氧化硅层，形成所述侧墙6。可以知道的是，在本实施方式中，通过热氧化工艺形成，因此，所述侧墙6的材质为氧化硅，在其他实施方式中，所述侧墙6还可以通过淀积工艺形成，所述侧墙6的材质还可以为氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合等，所述干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀具有易实现自动化、处理过程未引入污染、清洁度高的优点。

请参照附图9，执行步骤s06：在在所述沟槽3底部的第一多晶硅层5表面形成第二隔离层7，所述第二隔离层7的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第二隔离层7可以通过淀积工艺形成于所述外延层2及所述沟槽3的表面，也可以通过热氧化工艺形成；在本实施方式中，所述第二隔离层7通过淀积工艺形成，淀积工艺是一种重要的工艺，目前已发展为物理气相淀积和化学气相淀积两个主要的方向。金属的淀积技术通常是物理性质的，属于物理气相淀积，而半导体层和绝缘层的淀积工艺通常属于化学气相淀积。在本实施方式中，所述第二隔离层76采用化学气相淀积法形成，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法。

请参照附图10，执行步骤s07：在所述沟槽3内填充半绝缘多晶硅层8及第一导电类型的第二多晶硅层9，所述半绝缘多晶硅层8包括位于所述第二多晶硅层9上方的第一部分81及位于所述第二多晶硅层9下方的第二部分82。所述半绝缘多晶硅层8及所述第一导电类型的第二多晶硅层9均可以通过淀积工艺形成，具体的，通过化学气相淀积的方法先在所述沟槽3内淀积形成所述第二部分82，然后再通过化学气相淀积的方法形成所述第二多晶硅层9，接着在形成所述第一部分81，所述半绝缘多晶硅层8及第一导电类型的第二多晶硅层9组成静电防护结构，工艺简单，均匀性好，避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。

进一步的，在所述沟槽3的侧壁处的第一多晶硅层5的表面区域形成侧墙6之后，在所述沟槽3底部的第一多晶硅层5底部形成第二隔离层7之前，所述方法还可以包括：在1100℃的氮气环境下进行热退火工艺，退火时间为30分钟；然后进行氩离子注入；在900℃下进行快速热退火工艺，退火时间为30秒；使用浓度为20％的氨水进行清洗。在进行所述热退火工艺及快速退火工艺时，退火的升温速率大于60℃/s，降温速率大于60℃/s，可以理解，通过热退火工艺可以消除表面缺陷，激活第一多晶硅层5内的第一导电类型的杂质，通过进行氩离子注入和快速退火提高表面质量将所述第一多晶硅层5与所述第二隔离层7界面区域的电荷集中到底部，随后使用20％的氨水进行清洗，去除可动电荷。

请参阅附图11，进一步的，所述方法还包括：在所述外延层2区域内形成第二导电类型的体区10及在所述体区10表面形成第一导电类型的源区11；在所述外延层2上形成介质层12及在所述介质层12上形成第一接触孔及第二接触孔；

形成正面金属层13及背面金属层14，所述正面金属层13通过第一接触孔与所述源区11及体区10连接以及通过第二接触孔与所述半绝缘多晶硅层8连接，所述背面金属层14与所述衬底1连接。

请继续参阅附图11，本发明又一实施例提供vdmos器件，所述vdmos器件包括：第一导电类型的衬底；形成在所述衬底表面的第一导电类型的外延层2；形成在所述外延层2表面的沟槽3；形成在所述沟槽3表面及所述外延层2上表面的第一隔离层4；形成在所述沟槽3的侧壁及底部的第一导电类型的第一多晶硅层5；形成在所述沟槽3的侧壁处的第一多晶硅层5的表面区域的侧墙6；形成在所述沟槽3底部的第一多晶硅层5底部的第二隔离层7；以及形成在所述沟槽3内的半绝缘多晶硅层8及第一导电类型的第二多晶硅层9，所述半绝缘多晶硅层8包括位于所述第二多晶硅层9上方的第一部分81及位于所述第二多晶硅层9下方的第二部分82。

可以理解，本发明提供的vdmos器件避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。采用半绝缘多晶硅层8及第一导电类型的第二多晶硅层9方式组成的静电防护结构工艺简单，均匀性好。

进一步的，具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为n型衬底，所述衬底1电阻率为0.001～0.005ω*cm，厚度为250～350μm，在本实施方式中，所述衬底1的掺杂离子具体为磷离子，当然，在其他实施方式中，所述衬底1的掺杂离子还可为砷或锑等其他五价离子。在本发明的实施例中，所述衬底1作为本发明提出的三极管的集电极接触区。所述外延层2的厚度及浓度与器件的耐压密切相关，在本发明的一些实施例中，所述外延层2电阻率为45～60ω*cm，其厚度在15～18μm之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。所述外延层2可以采用外延生长法形成在所述衬底1的上表面。所述外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为n型掺杂，所述外延层2为n型掺杂，在其他实施方式中，若所述衬底1为p型掺杂，所述外延层2为p型掺杂。在本实施方式中，所述外延层2的掺杂离子具体为磷离子，在其他实施方式中，所述外延层2的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良。同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。

进一步的，形成所述沟槽33的过程可以为：在所述外延层2上形成刻蚀阻挡层，然后在刻蚀阻挡层(图未示)上形成光刻胶层(图未示)，之后采用具有所述沟槽33图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽33图形的光刻胶层。以具有所述沟槽33图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述沟槽33的图形开口(图未示)。然后以具有所述沟槽33图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述外延层2，在所述外延层2内形成所述沟槽33。此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层(图未示)。

进一步的，所述第一隔离层4的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第一隔离层4可以通过淀积工艺形成于所述外延层2及所述沟槽33的表面，也可以通过热氧化工艺形成；在本实施方式中，所述第一隔离层4通过热氧化工艺形成，所述热氧化工艺为本领域技术人员的常规技术手段，在此不再进行详细的说明。

进一步的，在所述沟槽3的侧壁及底部形成第一导电类型的第一多晶硅层5具体包括：在所述沟槽3内填充第一导电类型的多晶硅5a；干法刻蚀所述第一导电类型的多晶硅5a，去除部分多晶硅5a，保留所述沟槽3底部及侧壁的多晶硅5a，进而形成所述第一多晶硅层5。其中，所述干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀具有易实现自动化、处理过程未引入污染、清洁度高的优点。所述第一多晶硅层55在所述沟槽33底部及侧壁上的厚度可以相同也可以不同，优选相同，所述第一多晶硅层55在所述沟槽33底部及侧壁上的厚度大致为3000-5000a。

进一步的，所述侧墙6的形成过程具体包括：通过热氧化工艺，将所述第一多晶硅层5的表面区域氧化为氧化硅层6a；干法刻蚀所述沟槽3底部的氧化硅层6a，保留所述沟槽3侧壁上的氧化硅层6a，形成所述侧墙6。可以知道的是，在本实施方式中，通过热氧化工艺形成，因此，所述侧墙6的材质为氧化硅，在其他实施方式中，所述侧墙6还可以通过淀积工艺形成，所述侧墙6的材质还可以为氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合等，所述干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀具有易实现自动化、处理过程未引入污染、清洁度高的优点。

进一步的，所述第二隔离层7的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第二隔离层7可以通过淀积工艺形成于所述外延层2及所述沟槽3的表面，也可以通过热氧化工艺形成；在本实施方式中，所述第二隔离层7通过淀积工艺形成，淀积工艺是一种重要的工艺，目前已发展为物理气相淀积和化学气相淀积两个主要的方向。金属的淀积技术通常是物理性质的，属于物理气相淀积，而半导体层和绝缘层的淀积工艺通常属于化学气相淀积。在本实施方式中，所述第二隔离层76采用化学气相淀积法形成，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法。

进一步的，所述vdmos器件还包括：形成在所述外延层2区域内的第二导电类型的体区10及形成在所述体区10表面第一导电类型的源区11；形成在所述外延层2上的介质层12及形成在所述介质层12上的第一接触孔及第二接触孔；正面金属层13及背面金属层14，所述正面金属层13通过第一接触孔与所述源区11及体区10连接以及通过第二接触孔与所述半绝缘多晶硅层8连接，所述背面金属层14与所述衬底1连接。

进一步的，尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。