一种VDMOS器件及其制作方法与流程

本发明涉及半导体技术领域，具体的说是一种vdmos器件及其制作方法。

背景技术：

vdmos(verticaldouble-deffusedmetaloxidesemiconductorfieldeffecttransistor，垂直双扩散场效应晶体管)器件的漏源两极分别在器件的两侧,使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。vdmos器件的栅极控制器件沟道开启，栅极位置的氧化层耐高压能力差(通常<100v)，极易受到瞬态电压浪涌破坏，导致器件失效，因此在vdmos器件的栅极通常需要增加静电防护结构来避免瞬态电压浪涌造成对器件的破坏，然而现有的静电防护结构造成器件面积的增加，进而增加了封装成本，不利于产品的可靠性。

技术实现要素：

本发明实施例提供了一种vomos器件的制作方法，能够在不增加面积的前提下提高器件的功率。

第一方面，本发明实施例提供了一种vomos器件的制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底表面生长第一导电类型的第一外延层；在所述第一外延层表面形成沟槽；在所述沟槽表面及所述第一外延层上表面形成第一隔离层；在所述沟槽表面的第一隔离层表面形成第一多晶硅层；在所述沟槽的底部的第一多晶硅层的表面形成第二隔离层；在所述第二隔离层上形成间隔排列的多个第一导电类型的第二外延层及第二导电类型的第三外延层，以将所述沟槽填满，其中，所述第二外延层及所述第三外延层的底端均与所述第二隔离层连接，位于所述沟槽侧壁处的第一多晶硅层与一第二外延层连接；去除所述沟槽顶部的部分第二外延层及部分第三外延层，以暴露出位于所述沟槽侧壁的部分第一多晶硅层；在暴露出的部分第一多晶硅层表面形成侧墙；在所述第二外延层及第三外延层上生长所述第四外延层，以将所述沟槽填满，所述第四外延层的底面与所述第二外延层及第三外延层连接。

第二方面，本发明实施例提供一种vdmos器件，所述vdmos器件包括：提供第一导电类型的衬底，在所述衬底表面生长第一导电类型的第一外延层；在所述第一外延层表面形成沟槽；在所述沟槽表面及所述第一外延层上表面形成第一隔离层；在所述沟槽表面的第一隔离层表面形成第一多晶硅层；在所述沟槽的底部的第一多晶硅层的表面形成第二隔离层；在所述第二隔离层上形成间隔排列的多个第一导电类型的第二外延层及第二导电类型的第三外延层，以将所述沟槽填满，其中，所述第二外延层及所述第三外延层的底端均与所述第二隔离层连接，位于所述沟槽侧壁处的第一多晶硅层与一第二外延层连接；去除所述沟槽顶部的部分第二外延层及部分第三外延层，以暴露出位于所述沟槽侧壁的部分第一多晶硅层；在暴露出的部分第一多晶硅层表面形成侧墙；在所述第二外延层及第三外延层上生长所述第四外延层，以将所述沟槽填满，所述第四外延层的底面与所述第二外延层及第三外延层连接。

可以理解，本发明通过上述方法形成的所述vdmos器件，避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。形成的所述第二外延层及第三外延层组成的静电防护结构通过采用外延方式形成，进而减小漏电流，进一步提高了本发明提供的vdmos器件的可靠性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。

图1为本发明实施例提出的制作vdmos器件的方法的流程示意图；

图2为本发明实施例提出的vdmos器件的结构示意图；

图3至图16是本发明实施例提出的制作vdmos器件的方法的剖面结构示意图；

附图标记说明：1、衬底；2、第一外延层；3、沟槽；4、第一隔离层；5、第一多晶硅层；6、第二隔离层；7、第二外延层；8、第三外延层；9、侧墙；10、第四外延层；11、介质层；12、正面金属层；13、背面金属层。

具体实施方式

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

请参阅图1，图1是本发明实施例提出的制作三极管的方法的流程示意图，本发明提供一种三极管的制作方法，包括：

步骤s01：提供第一导电类型的衬底，在所述衬底表面生长第一导电类型的第一外延层；

步骤s02：在所述第一外延层表面形成沟槽；

步骤s03：在所述沟槽表面及所述第一外延层上表面形成第一隔离层；

步骤s04：在所述沟槽表面的第一隔离层表面形成第一多晶硅层；

步骤s05：在所述沟槽的底部的第一多晶硅层的表面形成第二隔离层；

步骤s06：在所述第二隔离层上形成间隔排列的多个第一导电类型的第二外延层及第二导电类型的第三外延层，以将所述沟槽填满，其中，所述第二外延层及所述第三外延层的底端均与所述第二隔离层连接，位于所述沟槽侧壁处的第一多晶硅层与一第二外延层连接；

步骤s07：去除所述沟槽顶部的部分第二外延层及部分第三外延层，以暴露出位于所述沟槽侧壁的部分第一多晶硅层；

步骤s08：在暴露出的部分第一多晶硅层表面形成侧墙；

步骤s09：在所述第二外延层及第三外延层上生长所述第四外延层，以将所述沟槽填满，所述第四外延层的底面与所述第二外延层及第三外延层连接。

可以理解，本发明通过上述方法形成的所述vdmos器件，避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。形成的所述第二外延层及第三外延层组成的静电防护结构通过采用外延方式形成，进而减小漏电流，进一步提高了本发明提供的vdmos器件的可靠性。

下面参照附图，对上述形成所述晶体管的方法加以详细阐述。

为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、p型半导体和n型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成p型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了n型半导体，p型半导体和n型半导体的导电类型不同，在本发明的实施例中，第一导电类型为n型，第二导电类型为p型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子。

请参照附图3，执行步骤s01：提供第一导电类型的衬底1，在所述衬底1表面生长第一导电类型的第一外延层2；具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为n型衬底，所述衬底1电阻率为0.001～0.005ω*cm，厚度为250～350μm，在本实施方式中，所述衬底1的掺杂离子具体为磷离子，当然，在其他实施方式中，所述衬底1的掺杂离子还可为砷或锑等其他五价离子。在本发明的实施例中，所述衬底1作为本发明提出的三极管的集电极接触区。所述第一外延层2的厚度及浓度与器件的耐压密切相关，在本发明的一些实施例中，所述第一外延层2电阻率为45～60ω*cm，其厚度在15～18μm之间。优选的，所述第一外延层2通过工艺较为简单的同质外延形成，即所述第一外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述第一外延层2的材料也为硅。所述第一外延层2可以采用外延生长法形成在所述衬底1的上表面。所述第一外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为n型掺杂，所述第一外延层2为n型掺杂，在其他实施方式中，若所述衬底1为p型掺杂，所述第一外延层2为p型掺杂。在本实施方式中，所述第一外延层2的掺杂离子具体为磷离子，在其他实施方式中，所述第一外延层2的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良。同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。

请参照附图4，执行步骤s02：在所述第一外延层2表面形成沟槽3；形成所述沟槽3的过程可以为：在所述第一外延层2上形成刻蚀阻挡层，然后在刻蚀阻挡层(图未示)上形成光刻胶层(图未示)，之后采用具有所述沟槽3图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽3图形的光刻胶层。以具有所述沟槽3图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述沟槽3的图形开口(图未示)。然后以具有所述沟槽3图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述第一外延层2，在所述第一外延层2内形成所述沟槽3。此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层(图未示)。

请参照附图5，执行步骤s03：在所述沟槽3表面及所述第一外延层2上表面形成第一隔离层4。具体的，所述第一隔离层4的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第一隔离层4可以通过淀积工艺形成于所述第一外延层2及所述沟槽3的表面，也可以通过热氧化工艺形成；在本实施方式中，所述第一隔离层4通过热氧化工艺形成，所述热氧化工艺为本领域技术人员的常规技术手段，在此不再进行详细的说明。

请参照附图6及图7，执行步骤s04：在所述沟槽3表面的第一隔离层4表面形成第一多晶硅层5；进一步的，在所述沟槽3表面的第一隔离层4表面形成第一多晶硅层5具体包括：在所述沟槽3内填充多晶硅5a；干法刻蚀所述多晶硅5a，形成所述第一多晶硅层5。其中，所述干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀具有易实现自动化、处理过程未引入污染、清洁度高的优点。所述第一多晶硅层5在所述沟槽3底部及侧壁上的厚度可以相同也可以不同，优选相同，所述第一多晶硅层5在所述沟槽3底部及侧壁上的厚度均大于3000a。

请参照附图8，执行步骤s05：在所述沟槽3的底部的第一多晶硅层5的表面形成第二隔离层6；所述第二隔离层6的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第二隔离层6可以通过淀积工艺形成于所述第一外延层2及所述沟槽3的表面，也可以通过热氧化工艺形成；在本实施方式中，所述第二隔离层6通过淀积工艺形成，淀积工艺是一种重要的工艺，目前已发展为物理气相淀积和化学气相淀积两个主要的方向。金属的淀积技术通常是物理性质的，属于物理气相淀积，而半导体层和绝缘层的淀积工艺通常属于化学气相淀积。在本实施方式中，所述第二隔离层6采用化学气相淀积法形成，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法。

请参照附图9、10、11、12及13，执行步骤s06：在所述第二隔离层6上形成间隔排列的多个第一导电类型的第二外延层7及第二导电类型的第三外延层8，以将所述沟槽3填满，其中，所述第二外延层7及所述第三外延层8的底端均与所述第二隔离层6连接，位于所述沟槽3侧壁处的第一多晶硅层5与一第二外延层7连接。需要说明的是，所述第二外延层7与所述第三外延层8沿水平方向排列，俯视时，所述第二外延层7与所述第三外延层8为环状结构，在本实施方式中，所述第二外延层7的数量为2，所述第三外延层8的数量为1，其中，第一个所述第二外延层7位于所述第三外延层8的外围，所述第三外延层8位于第二个所述第二外延层7的外围，所述第一多晶硅层5位于所述第一个第二外延层7的外围，在其他方式中，所述第二外延层7与所述第三外延层8的数量可以根据器件的要求改变。更具体的，在所述第二隔离层6上间隔排列的多个第一导电类型的第二外延层7及第二导电类型的第三外延层8具体包括：在所述沟槽3内填充第一导电类型的外延层；刻蚀所述第一导电类型的外延层，保留所述沟槽3侧壁的第一导电类型的外延层，所保留的所述第一导电类型的外延层为所述第二外延层7；在所述沟槽3的剩余区域填充第二导电类型的外延层；刻蚀所述第二导电类型的外延层，保留所述沟槽3侧壁第二导电类型的外延层，所保留的所述第二导电类型的外延层为所述第三外延层8。在所述沟槽3的剩余区域内继续填充第一导电类型的外延层，以形成所述第二外延层7。

请参照附图14，执行步骤s07：去除所述沟槽3顶部的部分第二外延层7及部分第三外延层8，以暴露出位于所述沟槽3侧壁的部分第一多晶硅层5；可以理解，去除所述沟槽3顶部的部分第二外延层7及所述第三外延层8后，所述第二外延层7及所述第三外延层8的上端面的水平高度低于所述沟槽3开口所在面的水平高度。可以理解，本发明的若干间隔排列的第二外延层7及第三外延层8组成静电防护结构，所述静电防护结构通过采用外延方式形成，漏电流小。

请继续参照附图14，执行步骤s08：在暴露出的部分第一多晶硅层5表面形成侧墙9；所述侧墙9的厚度根据器件的要求来定，一般为2000-5000a，所述侧墙9的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述侧墙9可以通过淀积工艺形成于所述第一多晶硅层5表面，也可以通过热氧化工艺形成于所述第一多晶硅层5的表面；所述热氧化工艺及所述淀积工艺为本领域技术人员的惯用技术手段，在此不再一一赘述。进一步的，在形成所述侧墙9的同时，还在所述第一多晶硅层5的上端面形成第三隔离层，所述第三隔离层将所述第一隔离层4与所述侧墙9连接在一起，所述第三隔离层的材质与所述侧墙9相同，所述第三隔离层与所述侧墙9同时形成。

进一步的，去除所述沟槽3顶部的部分第二外延层7及部分第三外延层8之后，在暴露出的部分第一多晶硅层5表面形成侧墙9之前，所述方法还包括：进行第一次退火工艺，退火温度为900℃，退火时间为30秒；进行第二次退火工艺，退火温度为980℃，退火时间为20秒；使用浓度为20％的氨水对所形成的结构进行清洗。其中，在进行第一次热退火工艺及第二次热退火工艺的过程中，升温速率大于80℃/s，降温速率大于60℃/s，该过程可以消除表面缺陷，提高表面质量方便随后的外延工艺进行，注入完成后使用20％的氨水进行清洗，去除可动电荷。

请参照附图15，执行步骤s09：在所述第二外延层7及第三外延层8上生长所述第四外延层10，以将所述沟槽3填满，所述第四外延层10的底面与所述第二外延层7及第三外延层8连接；其中，所述第四外延层10为本征外延层，所述本征外延层是通过外延工艺形成的完全不含杂质且无晶格缺陷的纯净半导体层。但实际半导体不能绝对的纯净，此类半导体称为杂质半导体，主要常见代表有硅、锗这两种元素的单晶体结构。可以理解，在栅极下增加所述第四外延层10可以降低寄生电容，提高了芯片的开关速度，进而提升所述vdmos器件的可靠性。

进一步的，请参照附图15，所述方法还包括：在所述第一外延层2区域内形成第二导电类型的体区(图未示)及在所述体区表面形成第一导电类型的源区(图未示)；在所述第一隔离层4、第四外延层10及侧墙9上表面形成介质层11及在所述介质层11上形成第一接触孔及第二接触孔；形成正面金属层12及背面金属层13，所述正面金属层12通过第一接触孔与所述源区及体区连接以及通过第二接触孔与所述第四外延层10连接，所述背面金属层13与所述衬底连接。

请参阅附图2，本发明又一实施例提供一种vdmos器件，所述vdmos器件包括：第一导电类型的衬底；形成于所述衬底上的第一导电类型的第一外延层2；形成于所述第一外延层2上的沟槽3；形成于所述沟槽3表面及所述第一外延层2上表面的第一隔离层4；形成于所述沟槽3表面的第一隔离层4表面的第一多晶硅层5；形成于所述沟槽3的底部的第一多晶硅层5的表面的第二隔离层6形成于所述第二隔离层6上的间隔排列的多个第一导电类型的第二外延层7及第二导电类型的第三外延层8，所述第二外延层7及所述第三外延层8的底端均与所述第二隔离层6连接，位于所述沟槽3侧壁的第一多晶硅层5与一第二外延层7连接，所述第二外延层7及所述第三外延层8在竖直方向上的高度小于所述沟槽3的高度；形成于沟槽3侧壁处的所述第一多晶硅层5未被所述第二外延层7覆盖的表面上的侧墙9，所述侧墙9的底端与所述第二外延层7连接；生长在所述第二外延层7及第三外延层8上的第四外延层10，以将所述沟槽3填满，所述第四外延层10的底面与所述第二外延层7及第三外延层8连接。

可以理解，本发明通过的所述vdmos器件，避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。形成的所述第二外延层7及第三外延层8组成的静电防护结构通过采用外延方式形成，进而减小漏电流，进一步提高了本发明提供的vdmos器件的可靠性。

进一步的，具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为n型衬底，所述衬底1电阻率为0.001～0.005ω*cm，厚度为250～350μm，在本实施方式中，所述衬底1的掺杂离子具体为磷离子，当然，在其他实施方式中，所述衬底1的掺杂离子还可为砷或锑等其他五价离子。在本发明的实施例中，所述衬底1作为本发明提出的三极管的集电极接触区。所述第一外延层2的厚度及浓度与器件的耐压密切相关，在本发明的一些实施例中，所述第一外延层2电阻率为45～60ω*cm，其厚度在15～18μm之间。优选的，所述第一外延层2通过工艺较为简单的同质外延形成，即所述第一外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述第一外延层2的材料也为硅。所述第一外延层2可以采用外延生长法形成在所述衬底1的上表面。所述第一外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为n型掺杂，所述第一外延层2为n型掺杂，在其他实施方式中，若所述衬底1为p型掺杂，所述第一外延层2为p型掺杂。在本实施方式中，所述第一外延层2的掺杂离子具体为磷离子，在其他实施方式中，所述第一外延层2的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良。同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。

进一步的，形成所述沟槽3的过程可以为：在所述第一外延层2上形成刻蚀阻挡层，然后在刻蚀阻挡层(图未示)上形成光刻胶层(图未示)，之后采用具有所述沟槽3图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽3图形的光刻胶层。以具有所述沟槽3图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述沟槽3的图形开口(图未示)。然后以具有所述沟槽3图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述第一外延层2，在所述第一外延层2内形成所述沟槽3。此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层(图未示)。

进一步的，所述第一隔离层4的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第一隔离层4可以通过淀积工艺形成于所述第一外延层2及所述沟槽3的表面，也可以通过热氧化工艺形成；在本实施方式中，所述第一隔离层4通过热氧化工艺形成，所述热氧化工艺为本领域技术人员的常规技术手段，在此不再进行详细的说明。

进一步的，在所述沟槽3表面的第一隔离层4表面形成第一多晶硅层5具体包括在所述沟槽3内填充多晶硅；干法刻蚀所述多晶硅，形成所述第一多晶硅层5。其中，所述干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀具有易实现自动化、处理过程未引入污染、清洁度高的优点。所述第一多晶硅层5在所述沟槽3底部及侧壁上的厚度可以相同也可以不同，优选相同，所述第一多晶硅层5在所述沟槽3底部及侧壁上的厚度均大于3000a。

进一步的，在所述沟槽3的底部的第一多晶硅层5的表面形成第二隔离层6；所述第二隔离层6的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述第二隔离层6可以通过淀积工艺形成于所述第一外延层2及所述沟槽3的表面，也可以通过热氧化工艺形成；在本实施方式中，所述第二隔离层6通过淀积工艺形成，淀积工艺是一种重要的工艺，目前已发展为物理气相淀积和化学气相淀积两个主要的方向。金属的淀积技术通常是物理性质的，属于物理气相淀积，而半导体层和绝缘层的淀积工艺通常属于化学气相淀积。在本实施方式中，所述第二隔离层6采用化学气相淀积法形成，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的外延生长法。

进一步的，所述第二外延层7与所述第三外延层8沿水平方向排列，俯视时，所述第二外延层7与所述第三外延层8为环状结构，在本实施方式中，所述第二外延层7的数量为2，所述第三外延层8的数量为1，其中，第一个所述第二外延层7位于所述第三外延层8的外围，所述第三外延层8位于第二个所述第二外延层7的外围，所述第一多晶硅层5位于所述第一个第二外延层7的外围，在其他方式中，所述第二外延层7与所述第三外延层8的数量可以根据器件的要求改变。本发明的若干间隔排列的第二外延层7及第三外延层8组成静电防护结构，所述静电防护结构通过采用外延方式形成，漏电流小。

进一步的，所述侧墙9的厚度根据器件的要求来定，一般为2000-5000a，所述侧墙9的材质可以为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。为氧化硅、氮化硅、氧化铝以及氮氧化硅等其中一种或任意多种的组合，在本实施方式中，其材质为氧化硅。所述侧墙9可以通过淀积工艺形成于所述第一多晶硅层5表面，也可以通过热氧化工艺形成于所述第一多晶硅层5的表面；所述热氧化工艺及所述淀积工艺为本领域技术人员的惯用技术手段，在此不再一一赘述。

进一步的，所述第四外延层10为本征外延层，所述本征外延层是通过外延工艺形成的完全不含杂质且无晶格缺陷的纯净半导体层。但实际半导体不能绝对的纯净，此类半导体称为杂质半导体，主要常见代表有硅、锗这两种元素的单晶体结构。可以理解，在栅极下增加所述本征外延层可以降低寄生电容，提高了芯片的开关速度，进而提升所述vdmos器件的可靠性。

进一步的，所述第四外延层10为本征外延层，所述本征外延层是通过外延工艺形成的完全不含杂质且无晶格缺陷的纯净半导体层。但实际半导体不能绝对的纯净，此类半导体称为杂质半导体，主要常见代表有硅、锗这两种元素的单晶体结构。可以理解，在栅极下增加所述本征外延层可以降低寄生电容，提高了芯片的开关速度，进而提升所述vdmos器件的可靠性。

进一步的，所述vdmos器件还包括形成在所述第一隔离层4、第四外延层10及侧墙9上表面的介质层11及形成在所述介质层11上的第一接触孔及第二接触孔；正面金属层12及背面金属层13，所述正面金属层12通过第一接触孔与所述源区及体区连接以及通过第二接触孔与所述第四外延层10连接，所述背面金属层13与所述衬底连接。

进一步的，尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。