用于在量子器件中形成金属栅的侧壁金属垫片的制作方法

本公开一般涉及量子计算领域，并且更具体地，涉及用于在量子电路中形成金属栅的方法以及具有这样的金属栅的各种量子器件。

背景技术：

量子计算指代与使用量子力学现象来操纵数据的计算系统相关的研究领域。这些量子力学现象——诸如叠加（其中量子变量可以同时存在于多个不同的状态中）和纠缠（其中多个量子变量具有不考虑它们之间在空间或时间中的距离的相关状态）——不具有经典计算世界中的类似物，并且因而不能利用经典计算设备来实现。

量子计算机使用所谓的量子比特（quantumbit），其被称为量子位（qubit）（术语“比特（bit）”和“量子位（qubit）”两者通常可互换地指代它们保持的值以及存储该值的实际器件）。类似于经典计算机的比特，在任何给定时间处，量子位可以是0或1。然而，与经典计算机的比特形成对照，量子位也可以同时为0和1，这是量子态叠加（一种独特的量子力学现象）的结果。纠缠也有助于量子位的独特性质是因为，对量子处理器的输入数据可以在纠缠的量子位中展开（spreadout），从而允许对该数据的操纵也被展开：向一个量子位提供输入数据导致了该数据被共享给与第一量子位纠缠的其它量子位。

与已良好确立的且经过深入研究的经典计算机相比，量子计算仍处于起步阶段，其中固态量子处理器中量子位的最大数量当前低于100。主要挑战之一在于保护量子位免受退相干的影响，使得它们可以在其信息保持状态下保持足够长的时间以实行必要的计算并且读出结果。另一个挑战在于提出制造技术，该制造技术提供对量子电路中各种元件的尺寸和组成的充分控制。

附图说明

通过结合附图的下面的详细描述，将容易理解实施例。为了便于该描述，相同的附图标记标明相同的结构要素。在附图的各图中，通过示例的方式而非通过限制的方式图示了实施例。

图1-3是根据本公开的各种实施例的量子点器件的横截面视图。

图4-6是根据本公开的各种实施例的另一个量子点器件的横截面视图。

图7-9是根据本公开的各种实施例的可以被用在量子点器件中的示例性量子阱堆叠和衬底的横截面视图。

图10-16图示了根据本公开的各种实施例的可以被用在量子点器件中的示例性基底/鳍片布置。

图17-19是根据本公开的各种实施例的量子点器件的横截面视图。

图20图示了根据本公开的各种实施例的具有以二维阵列布置的多个沟槽的量子点器件的实施例。

图21图示了根据本公开的各种实施例的在量子阱堆叠上的单个沟槽中具有多组栅的量子点器件的实施例。

图22是根据本公开的各种实施例的具有多个互连层的量子点器件的横截面视图。

图23是根据本公开的各种实施例的量子点器件封装的横截面视图。

图24是根据本公开的各种实施例的操作量子点器件的说明性方法的流程图。

图25是根据本公开的一些实施例的用于本文中所描述的各种量子器件的示例性金属栅布置的横截面视图。

图26提供了根据本公开的各种实施例的用于制造本文中所描述的各种量子器件的金属栅的方法的流程图。

图27a-27f是根据本公开的一些实施例的横截面，其图示了使用图26的方法制造本文中所描述的各种量子器件的金属栅中的各种示例性阶段。

图28a和28b是可以包括本文公开的任何量子器件的晶片和管芯的顶视图。

图29是可以包括本文中公开的任何量子器件的器件组装件的横截面侧视图。

图30是根据各种实施例的可以包括本文中公开的任何量子器件的示例性量子计算设备的框图。

具体实施方式

概述

如上文简要描述的，量子计算或量子信息处理指代与使用量子力学现象来操纵数据的计算系统有关的研究领域。量子力学现象的一个示例是量子叠加原理，其断言：任何两个或更多个量子态可以加在一起（即，被叠加）以产生另一个有效的量子态，并且任何量子态可以被表示为两个或更多个其它不同状态之和。量子纠缠是量子力学现象的另一个示例。纠缠指代以下述这样的方式生成或相互作用的粒子的组，该方式为一个粒子的状态变得与其它粒子的状态交缠。此外，不可以独立地描述每个粒子的量子态。而是，作为整体为纠缠粒子的组给出量子态。量子力学现象的又一个示例有时被描述为“坍缩”，因为其断言：当我们观察（测量）粒子时，我们不可避免地改变它们的属性，因为一旦被观察到，粒子就不再处于叠加或纠缠的状态中（即，通过试图确定有关粒子的任何事，我们都使它们的状态坍缩）。

简单地讲，叠加假定的是给定的粒子可以同时处于两个状态中，纠缠假定的是两个粒子可以相关，因为它们能够立即协调其状态而不考虑它们之间在空间和时间中的距离，并且坍缩假定的是当人们观察粒子时，人们不可避免地改变粒子的状态及该粒子与其它粒子的纠缠。这些独特的现象使得量子计算机中的数据操纵与经典计算机（即，使用经典物理现象的计算机）的数据操纵显著不同。因此，业界和学术界两者都在继续聚焦于寻找新的和改进的物理系统，该物理系统的功能性可以接近理论上设计的量子位所预期的功能性。

用于实现迄今为止已经探索的量子位的物理系统包括例如：量子点量子位、基于施主的量子位、超导量子位、单俘获离子量子位、光子偏振量子位等。在量子位的各种物理实现方式中，量子点量子位器件和基于施主的量子位器件可能是用于构建量子计算机的有希望的候选者。在这样的量子位器件中，金属栅被用于控制量子位器件层中（即，在有源器件层中）的量子位元件的自旋态。例如，在量子点器件中，金属栅被用于控制在器件的操作期间量子点在量子阱堆叠中的形成。为金属栅提供足够的尺寸控制并非易事。

本公开的实施例提供用于在量子器件中提供金属栅的制造技术，以及相关的量子器件。例如，在一些实施例中，制造量子器件的方法可以包括：在量子位器件层（例如，如果量子器件是量子点器件，则是量子阱堆叠）上方提供栅电介质；在栅电介质上方提供可以被称为“栅支撑元件”的非金属元件的图案，以及在栅支撑元件的侧壁上例如使用原子层沉积（ald）来沉积栅金属以形成量子器件的多个栅。因此，根据本公开的各种实施例，通过在栅支撑元件上方提供侧壁金属垫片来形成量子器件的金属栅。在最终器件的一些实施例中，沿着栅金属高度的栅金属的宽度可以变化得小于栅金属的平均宽度的约10％，例如小于约8％或小于约5％。对栅金属元件的宽度的这种控制水平不可能使用常规的栅金属沉积技术来实现。在一些实施例中，使用本文中所描述的制造方法的特性还在于：栅金属的至少80％金属颗粒的对准方向可以与垂直于量子位器件层的方向/线偏离小于约40度，例如小于约30度或小于约20度。

尽管参照量子点量子位提供了一些描述，但是本公开的至少一些教导可以适用于实现了可以采用如本文中所描述的金属栅的任何其它类型的量子位的量子器件，其全部实现方式都在本公开的范围内。例如，如本文中描述的金属栅可以被用在基于施主的量子位器件中。

在下面的详细描述中，对形成其一部分的附图进行参考，并且在附图中通过说明的方式示出了可以被实践的实施例。附图不一定按比例绘制。要理解的是，可以利用其它实施例，并且可以做出结构或逻辑改变而不偏离本公开的范围。因此，下面的详细描述不要被理解成具有限制意义。为了方便，如果存在利用不同字母标明的图的集合（例如图27a-27f），则可以在没有字母的情况下来指代这样的集合（例如作为“图27”）。

在图中，可以利用精确的直角和直线示出本文中所描述的各种器件和组装件的示例性结构的一些示意性图示，但是要理解的是：这样的示意性图示可能不反映现实的过程限制，当使用例如扫描电子显微镜（sem）图像或透射电子显微镜（tem）图像检查本文中描述的任何结构时，现实的过程限制可能使得特征看起来不那么“理想”。在这样的真实结构的图像中，可能的处理缺陷可能也是可见的，诸如例如材料的不完全直的边缘、逐渐变细的通孔或其它开口、无意圆角或不同材料层的厚度中的变化、结晶区域内偶尔的螺旋、边缘或组合位错、和/或单个原子或原子簇的偶尔的位错缺陷。可能存在此未列出但在器件制造领域中常见的其它缺陷。

可以以最有助于理解要求保护的主题的方式，作为多个离散动作或操作来描述各种操作。然而，描述的次序不应当被解释为暗示这些操作必然是次序依赖的。特别地，可以不按展示的次序来实行这些操作。可以按与所描述的实施例不同的次序来实行所描述的操作。可实行各种附加操作，和/或可以在附加的实施例中省略所描述的操作。

为了本公开的目的，短语“a和/或b”意为（a）、（b）或（a和b）。为了本公开的目的，短语“a、b和/或c”意为（a）、（b）、（c）、（a和b）、（a和c）、（b和c）或（a、b和c）。当参照测量范围使用时，术语“在……之间”包括测量范围的端点。如本文中使用的，符号“a/b/c”意为（a）、（b）和/或（c）。

该描述使用短语“在一个实施例中”或“在实施例中”，其可以均指代一个或多个相同或不同的实施例。此外，如关于本公开的实施例使用的术语“包括”、“包含”、“具有”等等是同义的。该公开可以使用基于透视的描述，诸如“在……之上”、“在……之下”、“顶部”、“底部”和“侧面”；这样的描述被用来便于讨论，并且不意图限制所公开实施例的应用。除非另行指定，使用序数形容词“第一”、“第二”和“第三”等来描述共同的对象仅仅指示正指代相同对象的不同实例，并且不意图暗示如此描述的对象必须以给定的序列，该序列是时间地、空间地、以排名方式或以任何其它方式。

如本文中使用的术语“在……上方”、“在……下方”、“在……之间”以及“在……上”指代一个材料层或组件关于其它层或组件的相对方位。例如，被设置在另一层上方或下方的一层可以与另一层直接接触，或者可以具有一个或多个中间层。此外，被设置在两层之间的一层可以与该两层直接接触，或者可以具有一个或多个中间层。相反地，在第二层“上”的第一层与该第二层直接接触。类似地，除非另行明确陈述，被设置在两个特征之间的一个特征可以与邻近的特征直接接触，或者可以具有一个或多个中间层。

在下面的详细描述中，将使用由本领域技术人员通常采用的术语来描述说明性实现方式的各个方面，以将其工作的实质传达给本领域其他技术人员。例如，术语“氧化物”、“碳化物”、“氮化物”等指代分别包含氧、碳、氮等的化合物。如本文中使用的，“高k电介质”指代具有比氧化硅更高的介电常数的材料。如本文中使用的，“磁体线（magnetline）”指代用以影响（例如，改变、重置、扰乱或设定）量子点的自旋态的磁场生成结构。如本文中讨论的，磁体线的一个示例是导电通路，其接近量子点形成的区并且选择性地传导生成磁场的电流脉冲以影响区中的量子点的自旋态。术语“基本上”、“靠近”、“近似地”、“接近”和“约”一般指代处于基于如本文中所描述或如本领域已知的特定值的情境的目标值的+/-20％内。类似地，指示各种元件的取向的术语（诸如例如“共面的”、“垂直的”、“正交的”、“平行的”或元件之间的任何其它角度）一般指代处于基于如本文中所描述或如本领域已知的特定值的情境的目标值的+/-5-20％内。

尽管本公开可以包括对微波信号的引用，但是仅仅是因为当前量子位被设计成与这样的信号一起工作而这么做，因为微波范围中的能量高于在通常操作量子位的温度下的热激发。另外，用于控制和测量微波的技术是众所周知的。出于这些原因，量子位的典型频率在1-30ghz中，例如，在3-10ghz范围中，以便高于热激发，但是足够低以易于微波工程。然而，有利地，因为量子位的激发能量由电路元件控制，所以量子位可以被设计成具有任何频率。因此，一般而言，量子位可以被设计成与处于电磁频谱的其它范围中的信号一起操作，并且可以相应地修改本公开的实施例。全部这些替换的实现方式都在本公开的范围内。

示例性量子点器件

图1-3是根据各种实施例的量子点器件100的横截面视图。特别地，图2图示了沿着图1的截面a-a截取的量子点器件100（而图1图示了沿着图2的截面c-c截取的量子点器件100），并且图3图示了沿着图1的截面b-b截取的量子点器件100，其中没有示出许多组件以更容易地图示可以如何图案化栅106/108和磁体线121（而图1图示了沿着图3的截面d-d截取的量子点器件100）。虽然图1指示图2中图示的横截面是穿过鳍片104-1截取的，但是穿过鳍片104-2截取的类似横截面可能是完全相同的，并且因此图2的讨论一般指代“鳍片104”。

量子点器件100可以包括基底102和从基底102延伸开的多个鳍片104。基底102和鳍片104可以包括在基底102与鳍片104之间以许多方式中的任何方式分布的衬底和量子阱堆叠（图1-3中未示出，但是下面参照衬底144和量子阱堆叠146来讨论）。基底102可以包括衬底中的至少一些，并且鳍片104可以均包括量子阱堆叠的量子阱层（以下参照量子阱层152来讨论）。以下参照图10-16的基底鳍片布置158来讨论基底/鳍片布置的示例。

虽然在图1-3中仅示出两个鳍片104-1和104-2，但是这仅仅是为了易于图示，并且量子点器件100中可以包括两个以上鳍片104。在一些实施例中，被包括在量子点器件100中的鳍片104的总数量是偶数，其中鳍片104被组织成包括一个有源鳍片104和一个读取鳍片104的对，如以下详细讨论的。当量子点器件100包括多于两个鳍片104时，鳍片104可以被成对布置在一条线中（例如，总共2n个鳍片可以被布置在1×2n条线或2×n条线中）或成对布置在更大的阵列中（例如，总共2n个鳍片可以被布置为4×n/2阵列、6×n/3阵列等）。为了易于图示，本文中的讨论将很大程度上聚焦于单对鳍片104上，但是本公开的全部教导都适用于具有更多鳍片104的量子点器件100。

如上文指出的，鳍片104中的每一个可以包括量子阱层（图1-3中未示出，但是下面参照量子阱层152来讨论）。被包括在鳍片104中的量子阱层可以正交于z方向布置，并且可以提供其中可以形成二维电子气（2deg）以使得能够在量子点器件100的操作期间生成量子点的层，如以下进一步详细讨论的。量子阱层本身可以提供对鳍片104中的量子点的z位置的几何约束，并且鳍片104（以及因此量子阱层）在y方向上的有限范围可以提供对鳍片104中的量子点的y位置的几何约束。为了控制鳍片104中的量子点的x位置，可以将电压施加于被设置在鳍片104上的栅，以调节在x方向上沿着鳍片104的能量分布（energyprofile），并且由此约束量子阱内的量子点的x位置（以下参照栅106/108详细讨论）。鳍片104的尺寸可以采用任何合适的值。例如，在一些实施例中，鳍片104可以均具有在5纳米与30纳米之间的宽度162。在一些实施例中，鳍片104可以均具有在200纳米与400纳米之间（例如，在250纳米与350纳米之间，或等于300纳米）的垂直尺寸164。

鳍片104可以被平行布置（如图1和3中图示的），并且可以由绝缘材料128间隔开，该绝缘材料128可以被设置在鳍片104的相对面上。绝缘材料128可以是介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或碳氧化硅。例如，在一些实施例中，鳍片104可以被间隔开长达100纳米与250纳米之间的距离160。

可以在鳍片104中的每一个上设置多个栅。在图2中图示的实施例中，三个栅106和两个栅108被示为被分布在鳍片104的顶部上。该特定数量的栅仅仅是说明性的，并且可使用任何合适数量的栅。附加地，多组栅（像图2中图示的栅）可以被设置在鳍片104上。

如图2中示出的，栅108-1可被设置在栅106-1与106-2之间，并且栅108-2可以被设置在栅106-2与106-3之间。栅106/108中的每一个可以包括栅电介质114；在图2中图示的实施例中，用于全部栅106/108的栅电介质114由公共的栅介电材料层提供。在其它实施例中，用于栅106/108中每一个的栅电介质114可以由栅电介质114的单独部分来提供。在一些实施例中，栅电介质114可以是多层栅电介质（例如，具有被用来改善鳍片104与对应的栅金属之间的界面的多种材料）。栅电介质114例如可以是氧化硅、氧化铝或者诸如氧化铪之类的高k电介质。更一般地，栅电介质114可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以被用在栅电介质114中的材料的示例可以包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以在栅电介质114上实行退火过程以改善栅电介质114的质量。

栅106中的每一个可以包括栅金属110和硬掩模116。硬掩模116可以由氮化硅、碳化硅或另一种合适的材料形成。栅金属110可以被设置在硬掩模116与栅电介质114之间，并且栅电介质114可以被设置在栅金属110与鳍片104之间。为了易于图示，在图2中仅标记了硬掩模116的一部分。在一些实施例中，栅金属110可以是超导体，诸如铝、氮化钛或氮化铌钛。在一些实施例中，硬掩模116可以不存在于量子点器件100中（例如，可以在处理期间去除像硬掩模116那样的硬掩模）。栅金属110的侧面可以基本上平行，如图2中示出的。在一些实施例中，可以在栅金属110的侧面上并且可能地在硬掩模116的侧面上提供绝缘材料130，以便提供与其它导电元件（例如，与栅金属112）的电绝缘。绝缘材料130可以是任何合适的材料，诸如层间电介质（ild）。绝缘材料130的示例可以包括氧化硅、氮化硅、氧化铝、掺杂碳的氧化物或/和其它碳化物或氮化物（例如，碳化硅、利用碳掺杂的氮化硅以及氮氧化硅）。在其它实施例中，栅金属110可以通过间隙（例如，空气间隙）与邻近的栅金属112分离。栅金属110可以是任何合适的金属，诸如氮化钛。

栅108中的每一个可以包括栅金属112和硬掩模118。硬掩模118可以由氮化硅、碳化硅或另一种合适的材料形成。栅金属112可以被设置在硬掩模118与栅电介质114之间，并且栅电介质114可以被设置在栅金属112与鳍片104之间。在图2中图示的实施例中，硬掩模118可以在硬掩模116上方（并且在栅106的栅金属110上方）延伸，而在其它实施例中，硬掩模118可以不在栅金属110上方延伸（例如，如以下参照图15讨论的）。在一些实施例中，栅金属112可以是与栅金属110不同的金属；在其它实施例中，栅金属112和栅金属110可以具有相同的材料成分。在一些实施例中，栅金属112可以是超导体，诸如铝、氮化钛或氮化铌钛。在一些实施例中，硬掩模118可以不存在于量子点器件100中（例如，可以在处理期间去除像硬掩模118那样的硬掩模）。

栅金属112的侧面可以基本上平行，如图2中示出的。在一些实施例中，栅108-1的栅金属112可以在绝缘材料130或者栅106-1与栅106-2的侧面之间的间隙之间延伸。类似地，栅108-2可以在绝缘材料130或者栅106-2与栅106-3的侧面之间的间隙之间延伸。与栅金属110一样，栅金属112可以是任何合适的金属，诸如氮化钛。

栅106/108的尺寸可以采用任何合适的值。例如，在一些实施例中，栅金属110的z高度166可以是在40纳米与75纳米之间（例如，近似50纳米）；栅金属112的z高度可以在相同的范围内。在像图2中图示的实施例一样的实施例中，栅金属112的z高度可以大于栅金属110的z高度。在一些实施例中，栅金属110的宽度168（即，在x方向上）可以在3纳米与75纳米之间，包括其中的所有值和范围，例如，在约3与35纳米之间、在约7与25纳米之间或者在约8与20纳米之间。在一些实施例中，栅106的邻近的栅之间的距离170（例如，如在x方向上从一个栅106的栅金属110到邻近的栅106的栅金属110所测量的，如图2中图示的）可以在5纳米与60纳米之间（例如，50纳米）。如图1中指示的，在一个鳍片104上的栅106/108可以超过其相应的鳍片104并且朝向其它鳍片104地遍布绝缘材料128，但是可以由中间的绝缘材料130与其配对的栅隔离。

虽然全部的栅106在附图中被图示为具有与栅金属110相同的宽度168，在一些实施例中，“最外面的”栅106（例如，图2中图示的实施例的栅106-1和106-3）可以具有比“内部”栅106（例如，图2中图示的实施例中的栅106-2）更大的宽度168。这样的较长的“外面的”栅106可以提供掺杂区域140与在栅108和内部栅106下方的区之间的空间分离，在该区中可以形成量子点142，并且因此可以降低由掺杂区域140引起的对栅108和内部栅106下方的势能景观的扰动。

可以使用下面所描述的侧壁金属垫片制造方法来提供栅金属110和112。因此，栅金属110和112的金属颗粒（grain）可以被对准以基本上垂直于基底102。在一些实施例中，栅金属110和112的至少80％金属颗粒的对准方向可以与垂直于基底102的线偏离小于约40度，例如偏离小于约30度或偏离小于约20度。在一些实施例中，栅金属110和112可以具有低于约10纳米的宽度（即，在x方向上），包括其中的所有值和范围，例如低于约5纳米。在一些实施例中，栅金属110和112可以具有高于约3的纵横比（即，栅金属的高度与栅金属的宽度之比），包括其中的所有值和范围，例如，高于约5或高于约10。在栅金属110和112的一些实施例中，沿着栅金属的高度的栅金属的宽度变化得小于栅金属的平均宽度的约10％，例如，小于约8％或小于约5％。对栅金属元件的宽度的这种控制水平不可能使用常规的栅金属沉积技术来实现。

如图2中示出的，栅106和108可以在x方向上沿着鳍片104交替地布置。在量子点器件100的操作期间，可以将电压施加到栅106/108以调节鳍片104中的量子阱层（未示出）中的势能，以创建其中量子点142可以形成的变化深度的量子阱。为了易于图示，在图2和3中仅一个量子点142被标记有附图标记，但是五个被指示为每个鳍片104中的虚线圆圈。图2中的量子点142的位置不意图指示量子点142的特定几何定位。邻近的栅金属110/112之间中的绝缘材料130或间隙本身可以在量子阱层中的栅106/108下方的量子阱之间提供“无源”势垒，并且被施加于栅106/108中的不同栅的电压可以调节量子阱层中的栅106/108下方的势能；降低势能可以形成量子阱，而增加势能可以形成量子势垒。

鳍片104可以包括掺杂区域140，该掺杂区域140可以用作用于量子点器件100的电荷载流子的储存器。例如，n型掺杂区域140可以为电子型量子点142提供电子，并且p型掺杂区域140可以为空穴型量子点142提供空穴。在一些实施例中，界面材料141可以被设置在掺杂区域140的表面处，如示出的。界面材料141可以便于导电触点（例如，如下面讨论的导电通孔136）与掺杂区域140之间的电耦合。界面材料141可以是任何合适的金属-半导体欧姆接触材料；例如，在其中掺杂区域140包括硅的实施例中，界面材料141可以包括硅化镍、硅化铝、硅化钛、硅化钼、硅化钴、硅化钨或硅化铂。在一些实施例中，界面材料141可以是非硅化物化合物，诸如氮化钛。在一些实施例中，界面材料141可以是金属（例如，铝、钨或铟）。

本文中公开的量子点器件100可以被用来形成电子型或空穴型量子点142。注意的是，被施加于栅106/108以形成量子阱/势垒的电压的极性取决于被用在量子点器件100中的电荷载流子。在其中电荷载流子是电子（并且因此量子点142是电子型量子点）的实施例中，被施加于栅106/108的充足的负电压可以增加栅106/108下方的势垒，并且被施加到栅106/108的充足的正电压可以降低栅106/108下方的势垒（由此形成其中可以形成电子型量子点142的势阱）。在其中电荷载流子是空穴（并且因此量子点142是空穴型量子点）的实施例中，被施加到栅106/108的充足的正电压可以增加栅106/108下方的势垒，并且被施加到栅106和108的充足的负电压可以降低栅106/108下方的势垒（由此形成其中空穴型量子点142可以形成的势阱）。本文中公开的量子点器件100可以被用来形成电子型或空穴型量子点。

可以单独地向栅106和108中的每一个施加电压，以调节栅106和108下方的量子阱层中的势能，并且由此控制栅106和108中的每一个下方的量子点142的形成。附加地，在栅106和108中的不同栅下方的相对势能分布允许量子点器件100调谐在邻近的栅下方的量子点142之间的电势相互作用。例如，如果两个邻近的量子点142（例如，栅106下方的一个量子点142和栅108下方的另一个量子点142）仅被短势垒分离，则两个量子点142可以比如果它们被更高势垒分离时更强烈地相互作用。由于可以通过调节相应的栅106/108上的电压来调节每个栅106/108下方的势阱的深度/势垒的高度，可以调节邻近的栅106/108之间的电势差，并且因此调谐相互作用。

在一些应用中，栅108可以被用作柱塞栅以使得能够在栅108下方形成量子点142，而栅106可以被用作势垒栅，以调节在邻近的栅108下方形成的量子点142之间的势垒。在其它应用中，栅108可以被用作势垒栅，而栅106被用作柱塞栅。在其它应用中，可以在所有的栅106和108下方、或者在栅106和108的任何期望的子集下方形成量子点142。

导电通孔和线可以与栅106/108以及与掺杂区域140接触，以使得能够与栅106/108和掺杂区域140在期望的位置中实现电连接。如图1-3中示出的，栅106可以从鳍片104延伸开，并且导电通孔120可以接触栅106（并且在图2中以虚线绘制以指示它们在图的平面后面的位置）。导电通孔120可以延伸穿过硬掩模116和硬掩模118以接触栅106的栅金属110。栅108可以从鳍片104延伸开，并且导电通孔122可以接触栅108（在图2中也以虚线绘制以指示它们在图的平面后面的位置）。导电通孔122可以延伸穿过硬掩模118以接触栅108的栅金属112。导电通孔136可以接触界面材料141，并且可以由此与掺杂区域140进行电接触。量子点器件100可以进一步包括导电通孔和/或导电线（未示出），以与栅106/108和/或掺杂区域140进行电接触，如期望的那样。被包括在量子点器件100中的导电通孔和导电线可以包括任何合适的材料，诸如铜、钨（例如，通过化学气相沉积（cvd）沉积）或超导体（例如，铝、锡、氮化钛、氮化铌钛、钽、铌或诸如铌锡和铌锗之类的其它铌化合物）。

在操作期间，可以将偏置电压施加于掺杂区域140（例如，经由导电通孔136和界面材料141）以使电流流过掺杂区域140。当掺杂区域140被掺杂有n型材料时，该电压可以为正；当掺杂区域140被掺杂有p型材料时，该电压可以为负。该偏置电压的量值可以取任何合适的值（例如，在0.25伏特与2伏特之间）。

量子点器件100可以包括一个或多个磁体线121。例如，单个磁体线121在图1-3中被图示为接近鳍片104-1。磁体线121可以由导电材料形成，并且可以被用来传导电流脉冲，该电流脉冲生成用以影响一个或多个量子点142的自旋态的磁场，该量子点可以形成在鳍片104中。在一些实施例中，磁体线121可以传导用以重置（或“扰乱”）核自旋和/或量子点自旋的脉冲。在一些实施例中，磁体线121可以传导用以按特定的自旋态初始化量子点中的电子的脉冲。在一些实施例中，磁体线121可以传导电流以提供量子位的自旋可以耦合到的连续的、振荡的磁场。磁体线121可以提供这些实施例的任何合适的组合，或任何其它适当的功能性。

在一些实施例中，磁体线121可以由铜形成。在一些实施例中，磁体线121可以由诸如铝之类的超导体形成。图1-3中图示的磁体线121与鳍片104不共面，并且与栅106/108也不共面。在一些实施例中，磁体线121可以与栅106/108间隔开一定距离167。该距离167可以采用任何合适的值（例如，基于与量子点142的磁场相互作用的期望强度）；在一些实施例中，距离167可以在25纳米与1微米之间（例如，在50纳米与200纳米之间）。

在一些实施例中，磁体线121可以由磁性材料形成。例如，可以在绝缘材料130中的沟槽中沉积磁性材料（诸如钴）以在量子点器件100中提供永久磁场。

磁体线121可以具有任何合适的尺寸。例如，磁体线121可以具有在25纳米与100纳米之间的厚度169。磁体线121可以具有在25纳米与100纳米之间的宽度171。在一些实施例中，磁体线121的宽度171和厚度169可以分别等于被用来提供电互连的量子点器件100（未示出）中的其它导电线的宽度和厚度，如本领域中已知的。磁体线121可以具有长度173，该长度173可以取决于要形成量子点142的栅106/108的数量和尺寸，磁体线121要与该量子点142相互作用。图1-3中图示的磁体线121（以及在下面图4-6中图示的磁体线121）基本上是线性的，但不一定是这种情况；本文中公开的磁体线121可以采用任何合适的形状。导电通孔123可以接触磁体线121。

导电通孔120、122、136和123可以由绝缘材料130彼此电隔离，如上文描述的。如在集成电路制造领域中已知的，可以在迭代过程中形成导电通孔和导电线，结构的层在该迭代过程中形成在彼此的顶部上。在一些实施例中，导电通孔120/122/136/123可以具有在其最宽点处为20纳米或更大（例如，30纳米）的宽度，以及具有80纳米或更大（例如，100纳米）的间距。在一些实施例中，被包括在量子点器件100中的导电线（未示出）可以具有100纳米或更大的宽度以及100纳米或更大的间距。图1-3中示出的导电通孔的特定布置仅仅是说明性的，并且可以实现任何电路由布置。

如上文讨论的，鳍片104-1的结构可以与鳍片104-2的结构相同；类似地，鳍片104-1上的栅106/108的构造可以与鳍片104-2上的栅106/108的构造相同。鳍片104-1上的栅106/108可以由平行鳍片104-2上的对应的栅106/108镜面化（mirror），并且绝缘材料130可以分离不同鳍片104-1和104-2上的栅106/108。特别地，被形成在鳍片104-1中（在栅106/108下方）的量子点142可以在鳍片104-2中（在对应的栅106/108下方）具有配对量子点142。在一些实施例中，在鳍片104-1中的量子点142充当量子位并且（例如，通过被施加到鳍片104-1的栅106/108的电压）被控制成实行量子计算的意义上，这些量子点142可以被用作“有源”量子点。在鳍片104-2中的量子点142可以通过检测由鳍片104-1中的量子点142中的电荷所生成的电场来感测鳍片104-1中的量子点142的量子态，并且可以将鳍片104-1中的量子点142的量子态转换成可以被鳍片104-2上的栅106/108检测的电信号的意义上，这些量子点142可以被用作“读取”量子点。鳍片104-1中的每个量子点142可以由其在鳍片104-2中的对应的量子点142读取。因此，量子点器件100使得能够实现量子计算和读取量子计算的结果的能力两者。

在图1-3中图示的量子点器件100的实施例中，磁体线121平行于鳍片104的纵轴定向。在其它实施例中，磁体线121可以不平行于鳍片104的纵轴定向。例如，图4-6是具有多个磁体线121的量子点器件100的实施例的各种横截面视图，每个磁体线121接近鳍片104并且垂直于鳍片104的纵轴定向。除了取向之外，图4-6的实施例的磁体线121可以采用上文讨论的磁体线121的任何实施例的形式。图4-6的量子点器件100的其它元件可以采用本文中讨论的任何那些元件的形式。

虽然图1-3中图示了单个磁体线121，但是可以在量子点器件100的该实施例中包括多个磁体线121（例如，平行于鳍片104的纵向轴线的多个磁体线121）。例如，图1-3的量子点器件100可以包括以与接近鳍片104-1所图示的磁体线121对称的方式接近鳍片104-2的第二磁体线121。在一些实施例中，多个磁体线121可以被包括在量子点器件100中，并且这些磁体线121可以或者可以不彼此平行。例如，在一些实施例中，量子点器件100可以包括垂直于彼此定向的两个（或更多个）磁体线121（例如，像图1-3中图示的那些磁体线一样定向的一个或多个磁体线121，以及像图4-6中图示的那些磁体线一样定向的一个或多个磁体线121）。

如上文讨论的，量子点器件100的基底102和鳍片104可以由衬底144和被设置在衬底144上的量子阱堆叠146形成。量子阱堆叠146可以包括其中2deg可以在量子点器件100的操作期间形成的量子阱层。量子阱堆叠146可以采用许多形式中的任何形式，下面参照图7-9讨论其中的几种。可以在衬底144上生长下面讨论的量子阱堆叠146中的各种层（例如，使用分子束外延、化学气相沉积或原子层沉积）。虽然单数术语“层”可以被用来指代图7-9的量子阱堆叠146的各种组成部分，但是下面讨论的任何层可以包括以任何合适的方式布置的多种材料。量子阱堆叠146中除了量子阱层152之外的层可以具有比量子阱层152更高的针对传导的阈值电压，使得当量子阱层152被偏置在它们的阈值电压处时，量子阱层152导电并且量子阱堆叠146的其它层不导电。这可以避免量子阱层152和其它层两者中的平行传导，并且因此避免在具有差迁移率的层中的传导的情况下损害量子阱层152的强迁移率。

图7是衬底144上的量子阱堆叠146和量子阱堆叠146上的栅电介质114的横截面视图。量子阱堆叠146可以包括衬底144上的缓冲层154和缓冲层154上的量子阱层152。在图7的实施例中，栅电介质114可以直接在量子阱层152上。量子阱层152可以由这样的材料形成，该材料使得在量子点器件100的操作期间，2deg可以形成在接近量子阱层152的上表面的量子阱层152中。如示出的，栅电介质114可以被设置在量子阱层152的上表面上。

本文中公开的量子阱堆叠146的量子阱层152可以包括同位素纯化的材料。如本文中使用的，“同位素纯化的材料”是其具有非零核自旋的同位素的组成小于材料中那些同位素的天然丰度的材料。换言之，同位素纯化的材料可以包括具有非零核自旋的同位素的原子百分比低于那些同位素在非同位素纯化的材料中的天然丰度的同位素。具有非零核自旋的同位素可能引起量子点器件100中的电子自旋相干时间的减低，这是由于电子自旋与核自旋浴的超精细耦合以及核自旋之间的内在相互作用；降低这些同位素在量子阱层152（和/或量子阱堆叠146中的其它层）中的存在可以改善量子位相干以及因此改善性能。通过离心前体材料以按质量离析不同的同位素，并且然后仅使用期望的同位素作为用于生长期望的材料的前体，可以生长本文中公开的同位素纯化的材料。在本文中公开的量子阱堆叠146的一些实施例中，同位素纯化的材料（例如，锌、镉、碲、硒、硫、铁、铅、锡、碳、锗、硅、铪、锆、钛、锶或钇，如下面讨论的）可以包括大于90原子百分比的具有零核自旋的稳定同位素（以及小于10原子百分比的具有非零核自旋的同位素）。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括硅或由硅形成。硅可以是同位素纯化的硅，其具有比硅中的29si的天然丰度低的29si含量。例如，在一些实施例中，被包括在量子阱层152中的硅可以具有小于4原子百分比（例如，小于3原子百分比、小于2原子百分比、小于1原子百分比或小于0.1原子百分比）的29si含量。在一些实施例中，被包括在量子阱层152中的硅可以具有大于93原子百分比（例如，大于94原子百分比、大于95原子百分比、大于96原子百分比、大于97原子百分比、大于98原子百分比或大于99原子百分比）的28si含量。其中量子阱层152由本征硅形成的实施例可能对于电子型量子点器件100而言是特别有利的。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括锗或由锗形成。锗可以是同位素纯化的锗，其具有比硅中的73ge的天然丰度低的73ge含量。例如，在一些实施例中，被包括在量子阱层152中的锗可以具有小于7原子百分比（例如，小于6原子百分比、小于5原子百分比、小于4原子百分比、小于3原子百分比、小于2原子百分比或小于1原子百分比）的73ge含量。在一些实施例中，被包括在量子阱层152中的锗可以具有大于21原子百分比（例如，大于90原子百分比）的70ge含量。在一些实施例中，被包括在量子阱层152中的锗可以具有大于28原子百分比（例如，大于90原子百分比）的72ge含量。在一些实施例中，被包括在量子阱层152中的锗可以具有大于37原子百分比（例如，大于90原子百分比）的74ge含量。在一些实施例中，被包括在量子阱层152中的锗可以具有大于8原子百分比（例如，大于90原子百分比）的76ge含量。其中量子阱层152由本征锗形成的实施例可能对于空穴型量子点器件100而言是特别有利的。在一些实施例中，量子阱层152可以包括同位素纯化的硅和同位素纯化的锗（例如，由同位素纯化的硅和同位素纯化的锗前体生长的硅锗）。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的锌。例如，在一些实施例中，被包括在量子阱层152中的锌可以具有小于4原子百分比（例如，小于3原子百分比、小于2原子百分比或小于1原子百分比）的67zn含量。在一些实施例中，被包括在量子阱层152中的锌可以具有大于50原子百分比（例如，大于90原子百分比）的64zn含量。在一些实施例中，被包括在量子阱层152中的锌可以具有大于28原子百分比（例如，大于90原子百分比）的66zn含量。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的镉。例如，在一些实施例中，被包括在量子阱层152中的镉可以具有小于12原子百分比（例如，小于10原子百分比、小于5原子百分比或小于1原子百分比）的111cd含量。在一些实施例中，被包括在量子阱层152中的镉可以具有小于12原子百分比（例如，小于10原子百分比、小于5原子百分比或小于1原子百分比）的113cd含量。在一些实施例中，被包括在量子阱层152中的镉可以具有大于29原子百分比（例如，大于90原子百分比）的114cd含量。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的碲。例如，在一些实施例中，被包括在量子阱层152中的碲可以具有小于0.9原子百分比（例如，小于0.5原子百分比）的123te含量。在一些实施例中，被包括在量子阱层152中的碲可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或小于1原子百分比）的125te含量。在一些实施例中，被包括在量子阱层152中的碲可以具有大于32原子百分比（例如，大于90原子百分比）的te128含量。在一些实施例中，被包括在量子阱层152中的碲可以具有大于35原子百分比（例如，大于90原子百分比）的te130含量。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的硒。例如，在一些实施例中，被包括在量子阱层152中的硒可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或小于1原子百分比）的77se含量。在一些实施例中，被包括在量子阱层152中的硒可以具有大于24原子百分比（例如，大于90原子百分比）的78se含量。在一些实施例中，被包括在量子阱层152中的硒可以具有大于50原子百分比（例如，大于90原子百分比）的80se含量。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的硫。例如，在一些实施例中，被包括在量子阱层152中的硫可以具有小于0.8原子百分比（例如，小于0.5原子百分比、小于0.2原子百分比或小于0.1原子百分比）的33s含量。在一些实施例中，被包括在量子阱层152中的硫可以具有大于95原子百分比的32s含量。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的铁。例如，在一些实施例中，被包括在量子阱层152中的铁可以具有小于2原子百分比（例如，小于1原子百分比或小于0.5原子百分比）的57fe含量。在一些实施例中，被包括在量子阱层152中的铁可以具有大于92原子百分比的56fe含量。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的铅。例如，在一些实施例中，被包括在量子阱层152中的铅可以具有小于22原子百分比（例如，小于10原子百分比、小于2原子百分比或小于1原子百分比）的207pb含量。在一些实施例中，被包括在量子阱层152中的铅可以具有大于53原子百分比（例如，大于90原子百分比）的208pb含量。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的锡。例如，在一些实施例中，被包括在量子阱层152中的锡可以具有小于8原子百分比（例如，小于5原子百分比、小于2原子百分比或小于1原子百分比）的119sn含量。在一些实施例中，被包括在量子阱层152中的锡可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或小于1原子百分比）的117sn含量。在一些实施例中，被包括在量子阱层152中的锡可以具有小于0.3原子百分比（例如，小于0.2原子百分比）的115sn含量。在一些实施例中，被包括在量子阱层152中的锡可以具有大于33原子百分比（例如，大于90原子百分比）的120sn含量。在一些实施例中，被包括在量子阱层152中的锡可以具有大于25原子百分比（例如，大于90原子百分比）的118sn含量。

在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的碳。例如，在一些实施例中，被包括在量子阱层152中的碳可以具有小于1原子百分比（例如，小于0.5原子百分比或小于0.2原子百分比）的13c含量。在一些实施例中，被包括在量子阱层152中的碳可以具有大于99原子百分比的12c含量。

在一些实施例中，邻近或接近量子阱层152的材料层（例如，量子阱堆叠146中或量子阱堆叠146外面的其它层）还可以包括同位素纯化的材料，以降低由量子阱层152外面的核自旋所诱导的量子阱层152中的电子自旋移相。

在一些实施例中，栅电介质114（例如，图7的栅电介质114）可以包括同位素纯化的材料。例如，栅电介质114可以包括同位素纯化的硅（例如，根据上文讨论的任何实施例）。在一些实施例中，栅电介质114可以包括氧和同位素纯化的硅（例如，作为氧化硅）。在另一示例中，栅电介质114可以包括同位素纯化的锗（例如，根据上文讨论的任何实施例）。在一些实施例中，栅电介质114可以包括氧和同位素纯化的锗（例如，作为氧化锗）。

在一些实施例中，栅电介质114可以包括同位素纯化的铪。例如，被包括在栅电介质114中的铪可以具有小于18原子百分比（例如，小于10原子百分比、小于5原子百分比或小于1原子百分比）的177hf含量。在一些实施例中，被包括在栅电介质114中的铪可以具有小于13原子百分比（例如，小于10原子百分比、小于5原子百分比或小于1原子百分比）的179hf含量。在一些实施例中，被包括在栅电介质114中的铪可以具有大于28原子百分比（例如，大于90原子百分比）的178hf含量。在一些实施例中，被包括在栅电介质114中的铪可以具有大于36原子百分比的180hf含量。在一些实施例中，栅电介质114可以包括氧和同位素纯化的铪（例如，作为氧化铪）（例如，大于90原子百分比）。

在一些实施例中，栅电介质114可以包括同位素纯化的锆。例如，被包括在栅电介质114中的锆可以具有小于11原子百分比（例如，小于10原子百分比、小于5原子百分比或小于1原子百分比）的91zr含量。在一些实施例中，被包括在栅电介质114中的锆可以具有大于52原子百分比的90zr含量。在一些实施例中，栅电介质114可以包括氧和同位素纯化的锆（例如，作为氧化锆）。

在一些实施例中，栅电介质114可以包括同位素纯化的钛。例如，被包括在栅电介质114中的钛可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或小于1原子百分比）的47ti含量。在一些实施例中，被包括在栅电介质114中的钛可以具有小于5原子百分比（例如，小于2原子百分比或小于1原子百分比）的49ti含量。在一些实施例中，被包括在栅电介质114中的钛可以具有大于74原子百分比（例如，大于90原子百分比）的48ti含量。在一些实施例中，栅电介质114可以包括氧和同位素纯化的钛（例如，作为氧化钛）。

在一些实施例中，栅电介质114可包括同位素纯化的锶。例如，被包括在栅电介质114中的锶可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或小于1原子百分比）的87sr含量。在一些实施例中，被包括在栅电介质114中包括的锶可以具有大于83原子百分比（例如，大于90原子百分比）的88sr含量。在一些实施例中，栅电介质114可以包括氧和同位素纯化的锶（例如，作为氧化锶）。

在一些实施例中，栅电介质114可以包括同位素纯化的钇。例如，被包括在栅电介质114中的钇可以具有小于14原子百分比（例如，小于10原子百分比、小于5原子百分比或小于1原子百分比）的171y含量。在一些实施例中，被包括在栅电介质114中的钇可以具有小于16原子百分比（例如，小于10原子百分比、小于5原子百分比或小于1原子百分比）的173y含量。在一些实施例中，被包括在栅电介质114中的钇可以具有大于32原子百分比（例如，大于90原子百分比）的174y含量。在一些实施例中，被包括在栅电介质114中的钇可以具有大于22原子百分比（例如，大于90原子百分比）的172y含量。在一些实施例中，栅电介质114可以包括氧和同位素纯化的钇（例如，作为氧化钇）。

缓冲层154可以由与量子阱层152相同的材料形成，并且可以存在以捕获随着其生长在衬底144上而形成在该材料中的缺陷。在一些实施例中，量子阱层152可以由同位素纯化的硅形成，并且缓冲层154可以由本征硅形成。在一些实施例中，量子阱层152可以由同位素纯化的锗形成，并且缓冲层154可以由本征锗形成。在一些实施例中，可以在与量子阱层152不同的条件（例如，沉积温度或生长速率）下生长缓冲层154。特别地，可以在比在缓冲层154中实现更少缺陷的条件下生长量子阱层152。在其中缓冲层154包括硅锗的一些实施例中，缓冲层154的硅锗可以具有从衬底144到量子阱层152变化的锗含量；例如，缓冲层154的硅锗可以具有锗含量，该锗含量从衬底处的零百分比变化到量子阱层152处的非零百分比（例如，30原子百分比）。

如上文指出的，对于邻近或接近量子阱层152的材料而言，包括同位素纯化的材料以降低电子自旋移相对可能是有利的。因此，在一些实施例中，至少缓冲层154的上部分（例如，缓冲层154的上面的50纳米至100纳米）可以包括同位素纯化的材料（例如，同位素纯化的硅或锗）。

图8是包括衬底144、量子阱堆叠146和栅电介质114的布置的横截面视图。图8的量子阱堆叠146可以包括缓冲层154、垒层156-1、量子阱层152和附加的垒层156-2。垒层156-1（156-2）可以在量子阱层152与缓冲层154（栅电介质114）之间提供势垒。在图8的实施例中，垒层156可以包括同位素纯化的材料，诸如上文参照量子阱层152所讨论的任何材料。例如，邻近量子阱层152的垒层156的部分（例如，最靠近量子阱层152的垒层156的25纳米至100纳米）可以包括同位素纯化的材料（而垒层156的剩余部分可以包括或可以不包括同位素纯化的材料）。在图8的实施例中，缓冲层154和/或栅电介质114可以包括或可以不包括同位素纯化的材料；更一般地，图8的缓冲层154和/或栅电介质114可以采用本文中公开的任何合适的实施例的形式。在其中量子阱层152包括硅或锗的一些实施例中，垒层156可以包括硅锗（例如，同位素纯化的硅和同位素纯化的锗）。该硅锗的锗含量可以在20原子百分比与80原子百分比之间（例如，在30原子百分比与70原子百分比之间）。

在具有图8的布置的一些实施例中，缓冲层154和垒层156-1可以由硅锗形成。在一些这样的实施例中，缓冲层154的硅锗可以具有从衬底144到垒层156-1变化的锗含量；例如，缓冲层154的硅锗可以具有锗含量，该锗含量从衬底处的零百分比变化到垒层156-1处的非零百分比（例如，在30原子百分比与70原子百分比之间）。垒层156-1可以进而具有等于非零百分比的锗含量。在其它实施例中，缓冲层154可以具有等于垒层156-1的锗含量的锗含量，但是可以比垒层156-1更厚以吸收在生长期间产生的缺陷。在图8的量子阱堆叠146的一些实施例中，可省略垒层156-2。

图9是在示例性衬底144上的另一个示例性量子阱堆叠146的横截面视图，其中具有在量子阱堆叠146上的栅电介质114。图10的量子阱堆叠146可以包括在衬底144上的绝缘层155、在绝缘层155上的量子阱层152以及在量子阱层152上的垒层156。绝缘层155的存在可以帮助将载流子限制到量子阱层152，从而在操作期间提供高的谷分裂。

绝缘层155可以包括任何合适的电绝缘材料。例如，在一些实施例中，绝缘层155可以是氧化物（例如，氧化硅或氧化铪）。在一些实施例中，为了改善量子阱层152中的量子位相干，绝缘层155可以包括同位素纯化的材料（例如，上文参照栅电介质114所讨论的任何材料）。图9的衬底144、量子阱层152和垒层156可以采用本文中公开的任何实施例的形式。在一些实施例中，可以通过层转移技术在绝缘层155上形成量子阱层152。在一些实施例中，可以从图9的量子阱堆叠146中省略垒层156。

图7-9的量子阱堆叠146中的层的厚度（即，z高度）可以采用任何合适的值。例如，在一些实施例中，量子阱层152的厚度可以在5纳米与15纳米之间（例如，近似等于10纳米）。在一些实施例中，缓冲层154的厚度可以在0.3微米与4微米之间（例如，在0.3微米与2微米之间或者近似0.5微米）。在一些实施例中，垒层156的厚度可以在0纳米与300纳米之间。在一些实施例中，图10的量子阱堆叠146中的绝缘层155的厚度可以在5纳米与200纳米之间。

衬底144和量子阱堆叠146可以被分布在量子点器件100的基底102与鳍片104之间，如上文所讨论的。这种分布可以按许多方式中的任何方式发生。例如，图10-16图示了根据各种实施例的可以被用在量子点器件100中的示例性基底/鳍片布置158。

在图10的基底/鳍片布置158中，量子阱堆叠146可以被包括在鳍片104中，而不在基底102中。衬底144可以被包括在基底102中，而不在鳍片104中。当使用图10的基底/鳍片布置158时，在制造期间，鳍片蚀刻可以蚀刻穿过量子阱堆叠146，并且在到达衬底144时停止。

在图11的基底/鳍片布置158中，量子阱堆叠146可以被包括在鳍片104中以及基底102的一部分中。衬底144也可以被包括在基底102中，而不在鳍片104中。当使用图11的基底/鳍片布置158时，在制造期间，鳍片蚀刻可以部分地蚀刻穿过量子阱堆叠146，并且在到达衬底144之前停止。图12图示了图11的基底/鳍片布置158的特定实施例。在图12的实施例中，使用图7的量子阱堆叠146；基底102包括衬底144和量子阱堆叠146的缓冲层154的一部分，而鳍片104包括量子阱堆叠146的剩余部分。

在图13的基底/鳍片布置158中，量子阱堆叠146可以被包括在鳍片104中，而不在基底102中。衬底144可以被部分地包括在鳍片104中以及在基底102中。当使用图13的基底/鳍片布置158时，在制造期间，鳍片蚀刻可以在停止之前蚀刻穿过量子阱堆叠146并且蚀刻到衬底144中。图14图示了图13的基底/鳍片布置158的特定实施例。在图14的实施例中，使用图10的量子阱堆叠146；鳍片104包括量子阱堆叠146和衬底144的一部分，而基底102包括衬底144的剩余部分。

虽然在许多前述附图中已经将鳍片104图示为具有平行侧壁的大体上的矩形，但这仅仅是为了易于图示，并且鳍片104可以具有任何合适的形状（例如，适合于被用来形成鳍片104的制造过程的形状）。例如，如图15的基底/鳍片布置158中图示的，在一些实施例中，鳍片104可以是逐渐变细的。在一些实施例中，鳍片104可以针对z高度上的每100纳米在x宽度上逐渐变细达3纳米至10纳米（例如，针对z高度上的每100纳米，在x宽度上逐渐变细5纳米）。当鳍片104是逐渐变细的时，鳍片104的较宽末端可以是最靠近基底102的末端，如图15中图示的。图16图示了图4的基底/鳍片布置158的特定实施例。在图16中，量子阱堆叠146被包括在逐渐变细的鳍片104中，而衬底144的一部分被包括在逐渐变细的鳍片中，并且衬底144的一部分提供基底102。

图17-19是根据各种实施例的量子点器件100的另一个实施例的横截面视图。特别地，图18图示了沿着图17的截面a-a截取的量子点器件100（而图17图示了沿着图18的截面c-c截取的量子点器件100），并且图19图示了沿着图18的截面d-d截取的量子点器件100（而图18图示了沿着图19的截面a-a截取的量子点器件100）。沿着图17的截面b-b截取的图17-19的量子点器件100可以与图3中图示的相同。尽管图17指示图18中图示的横截面是穿过沟槽107-1截取的，但是穿过沟槽107-2截取的类似横截面可能是完全相同的，并且因此图18的讨论一般指代“沟槽107”。

量子点器件100可以包括被设置在基底102上的量子阱堆叠146。绝缘材料128可以被设置在量子阱堆叠146之上，并且绝缘材料128中的多个沟槽107可以朝向量子阱堆叠146延伸。在图17-19中图示的实施例中，栅电介质114可以被设置在量子阱堆叠146与绝缘材料128之间，以便提供沟槽107的“底部”。图17-19的量子点器件100的量子阱堆叠146可以采用本文中公开的任何量子阱堆叠的形式（例如，如上文参照图7-9讨论的）。可以在基底102上生长（例如，使用外延过程）在图17-19的量子阱堆叠146中的各种层。

虽然在图17-19中仅示出了两个沟槽107-1和107-2，但这仅仅是为了易于图示，并且量子点器件100中可以包括多于两个沟槽107。在一些实施例中，被包括在量子点器件100中的沟槽107的总数是偶数，其中沟槽107被组织成包括一个有源沟槽107和一个读取沟槽107的对，如下面详细讨论的。当量子点器件100包括多于两个沟槽107时，沟槽107可以被成对布置在一条线中（例如，总共2n个沟槽可以被布置在1×2n条线或2×n条线中）或成对布置在更大的阵列中（例如，总共2n个沟槽可以被布置为4×n/2阵列、6×n/3阵列等）。例如，图21图示了包括沟槽107的示例性二维阵列的量子点器件100。如图17和19中图示的，在一些实施例中，多个沟槽107可以平行定向。为了易于图示，本文中的讨论将主要聚焦于单对沟槽107上，但是本公开的全部教导适用于具有更多沟槽107的量子点器件100。

如上文参照图1-3所讨论的，在图17-19的量子点器件100中，量子阱层本身可以提供对量子阱堆叠146中的量子点的z位置的几何约束。为了控制量子阱堆叠146中的量子点的x位置和y位置，可以将电压施加到被至少部分地设置在量子阱堆叠146之上的沟槽107中的栅，以在x方向和y方向中调节沿着沟槽107调节能量分布，并且由此约束量子阱内的量子点的x位置和y位置（下面参照栅106/108详细讨论）。沟槽107的尺寸可以采用任何合适的值。例如，在一些实施例中，沟槽107可以均具有在10纳米与30纳米之间的宽度162。在一些实施例中，沟槽107可以均具有在200纳米与400纳米之间（例如，在250纳米与350纳米之间，或等于300纳米）的垂直尺寸164。绝缘材料128可以是介电材料（例如，层间电介质），诸如氧化硅。在一些实施例中，绝缘材料128可以是cvd或可流动的cvd氧化物。在一些实施例中，沟槽107可以被间隔开达50纳米与500纳米之间的距离160。

可以至少部分地在沟槽107中的每一个中设置多个栅。在图18中图示的实施例中，三个栅106和两个栅108被示为至少部分地分布在单个沟槽107中。该特定数量的栅仅仅是说明性的，并且可以使用任何合适数量的栅。附加地，在一些实施例中，可以至少部分地在沟槽107中设置多组栅（像图18中图示的栅一样）。

如图18中示出的，栅108-1可以被设置在栅106-1与106-2之间，并且栅108-2可以被设置在栅106-2与106-3之间。栅106/108中的每一个可以包括栅电介质114；在图18中图示的实施例中，用于全部栅106/108的栅电介质114由被设置在量子阱堆叠146与绝缘材料128之间的栅介电材料的公共层提供。在其它实施例中，用于栅106/108中每一个的栅电介质114可以由栅电介质114的单独的部分提供。在一些实施例中，栅电介质114可以是多层栅电介质（例如，具有被用来改善沟槽107与对应的栅金属之间的界面的多种材料）。栅电介质114例如可以是氧化硅、氧化铝或诸如氧化铪之类的高k电介质。更一般地，栅电介质114可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以被用在栅电介质114中的材料的示例可以包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以在栅电介质114上执行退火过程以改善栅电介质114的质量。

栅106中的每一个可以包括栅金属110和硬掩模116。硬掩模116可以由氮化硅、碳化硅或另一种合适的材料形成。栅金属110可以被设置在硬掩模116与栅电介质114之间，并且栅电介质114可以被设置在栅金属110与量子阱堆叠146之间。如图17中示出的，在一些实施例中，栅106的栅金属110可以遍布绝缘材料128并且延伸到绝缘材料128中的沟槽107中。为了易于图示，在图18中仅硬掩模116的一部分被标记。在一些实施例中，栅金属110可以是超导体，诸如铝、氮化钛（例如，经由原子层沉积而沉积的）或氮化铌钛。在一些实施例中，硬掩模116可以不存在于量子点器件100中（例如，可以在处理期间去除像硬掩模116那样的硬掩模，如下面讨论的）。栅金属110的侧面可以基本上平行，如图18中示出的。在一些实施例中，可以沿着沟槽107的纵轴，在栅金属110的侧面上并且可能地在硬掩模116的侧面上提供绝缘材料130。绝缘材料130可以是任何合适的材料，诸如层间电介质（ild）。绝缘材料130的示例可以包括氧化硅、氮化硅、氧化铝、掺杂碳的氧化物或/和其它碳化物或氮化物（例如，碳化硅、利用碳掺杂的氮化硅以及氮氧化硅）。在其它实施例中，栅金属110可以通过间隙（例如，空气间隙）与邻近的栅金属112分离。栅金属110可以是任何合适的金属，诸如氮化钛。

栅108中的每一个可以包括栅金属112和硬掩模118。硬掩模118可以由氮化硅、碳化硅或另一种合适的材料形成。栅金属112可以被设置在硬掩模118与栅电介质114之间，并且栅电介质114可以被设置在栅金属112与量子阱堆叠146之间。如图19中示出的，在一些实施例中，栅108的栅金属112可以遍布绝缘材料128并且延伸到绝缘材料128中的沟槽107中。在图18中图示的实施例中，硬掩模118可以遍布硬掩模116（并且遍布栅106的栅金属110），而在其它实施例中，硬掩模118可以不遍布栅金属110。在一些实施例中，栅金属112可以是与栅金属110不同的金属；在其它实施例中，栅金属112和栅金属110可以具有相同的材料成分。在一些实施例中，栅金属112可以是超导体，诸如铝、氮化钛（例如，经由原子层沉积来沉积的）或氮化铌钛。在一些实施例中，硬掩模118可以不存在于量子点器件100中（例如，可以在处理期间去除像硬掩模118那样的硬掩模）。

栅金属112的侧面可以基本上平行，如图18中示出的。在一些实施例中，栅108-1的栅金属112可以沿着沟槽107的纵轴在绝缘材料130或者栅106-1与栅106-2的侧面之间的间隙之间延伸，如图18中示出的。类似地，栅108-2可以沿着沟槽107的纵轴在绝缘材料130或者栅106-2与栅106-3的侧面之间的间隙之间延伸。与栅金属110一样，栅金属112可以是任何合适的金属，诸如氮化钛。

栅106/108的尺寸可以采用任何合适的值。例如，在一些实施例中，沟槽107中的栅金属110的z高度166可以在225纳米与375纳米之间（例如，近似300纳米）；栅金属112的z高度175可以在相同的范围中。沟槽107中的栅金属110的该z高度166可以表示绝缘材料128的z高度（例如，在200纳米与300纳米之间）与在绝缘材料128顶部上的栅金属110的厚度（例如，在25纳米与75纳米之间或近似50纳米）之和。在像图17-19中图示的实施例那样的实施例中，栅金属112的z高度175可以大于栅金属110的z高度166。在一些实施例中，栅金属110的宽度168（即，在x方向上）可以在20纳米与40纳米之间（例如，30纳米）。虽然全部的栅106在附图中被图示为具有与栅金属110相同的宽度168，在一些实施例中，“最外面的”栅106（例如，图18中图示的实施例的栅106-1和106-3）可以具有比“内部”栅106（例如，图18中图示的实施例中的栅106-2）更大的宽度168。这样的较宽的“外面的”栅106可以提供掺杂区域140与在栅108和内部栅106下方的区之间的空间分离，在该区中可以形成量子点142，并且因此可以降低由掺杂区域140引起的对栅108和内部栅106下方的势能景观的扰动。

在一些实施例中，栅106中邻近的栅之间的距离170（例如，如在x方向上从一个栅106的栅金属110到邻近的栅106的栅金属110所测量的，如在图18中图示的）可以在40纳米与100纳米之间（例如，50纳米）。如图17和19中指示的，一个沟槽107中的栅106/108可以遍布沟槽107与邻近的沟槽107之间的绝缘材料128，但是可以由中间的绝缘材料130将其与它们的配对栅隔离。

如图18中示出的，栅106和108可以在x方向上交替地布置。在量子点器件100的操作期间，可以将电压施加于栅106/108以调节量子阱堆叠146中的势能，以创建其中量子点142可以形成的变化深度的量子阱，如上文参照图1-3的量子点器件100讨论的。为了易于图示，在图18中仅一个量子点142被标记有附图标记，但是五个被指示为每个沟槽107之下的虚线圆圈。

根据上文讨论的任何实施例，图17-19的量子点器件100的量子阱堆叠146可以包括掺杂区域140，该掺杂区域140可以用作用于量子点器件100的电荷载流子的储存器。参照图17-19讨论的量子点器件100可以被用来形成电子型或空穴型量子点142，如上文参照图1-3讨论的。

导电通孔和导电线可以与图17-19的量子点器件100的栅106/108进行接触，并且接触到掺杂区域140，以使得能够在期望的位置建立与栅106/108和掺杂区域140的电连接。如图17-19中示出的，栅106可以从量子阱堆叠146既“垂直地”又“水平地”延伸开，并且导电通孔120可以接触栅106（并且在图18中以虚线绘制来指示其在图的平面后面的位置）。导电通孔120可以延伸穿过硬掩模116和硬掩模118以接触栅106的栅金属110。栅108可以类似地从量子阱堆叠146延伸开，并且导电通孔122可以接触栅108（在图18中也以虚线绘制以指示其在图的平面后面的位置。导电通孔122可以延伸穿过硬掩模118以接触栅108的栅金属112。导电通孔136可以接触界面材料141，并且由此可以与掺杂区域140电接触。图17-19的量子点器件100可以进一步包括导电通孔和/或导电线（未示出），以与栅106/108和/或掺杂区域140建立电接触，如期望的那样。被包括在量子点器件100中的导电通孔和导电线可以包括任何合适的材料，诸如铜、钨（沉积的，例如，通过cvd）或超导体（例如，铝、锡、氮化钛、氮化铌钛、钽、铌或者诸如铌锡和铌锗之类的其它铌化合物）。

在一些实施例中，图17-19的量子点器件100可以包括一个或多个磁体线121。例如，图17-19中图示了接近沟槽107-1的单个磁体线121。图17-19的量子点器件的（一个或多个）磁体线121可以采用本文中讨论的磁体线121的任何实施例的形式。例如，磁体线121可以由导电材料形成，并且可以被用来传导电流脉冲，该电流脉冲生成用以影响一个或多个量子点142的自旋态的磁场，该量子点可以形成在量子阱堆叠146中。在一些实施例中，磁体线121可以传导用以重置（或“扰乱”）核自旋和/或量子点自旋的脉冲。在一些实施例中，磁体线121可以传导用以按特定的自旋态初始化量子点中的电子的脉冲。在一些实施例中，磁体线121可以传导电流以提供量子位的自旋可以耦合到的连续的、振荡的磁场。磁体线121可以提供这些实施例的任何合适的组合，或任何其它适当的功能性。

在一些实施例中，图17-19的磁体线121可以由铜形成。在一些实施例中，磁体线121可以由诸如铝之类的超导体形成。图17-19中图示的磁体线121与沟槽107不共面，并且与栅106/108也不共面。在一些实施例中，磁体线121可以与栅106/108间隔开一定距离167。该距离167可以采用任何合适的值（例如，基于与特定量子点142的磁场相互作用的期望强度）；在一些实施例中，距离167可以在25纳米与1微米之间（例如，在50纳米与200纳米之间）。

在一些实施例中，图17-19的磁体线121可以由磁性材料形成。例如，可以在绝缘材料130中的沟槽中沉积磁性材料（诸如钴）以在量子点器件100中提供永久磁场。

图17-19的磁体线121可以具有任何合适的尺寸。例如，磁体线121可以具有在25纳米与100纳米之间的厚度169。磁体线121可以具有在25纳米与100纳米之间的宽度171。在一些实施例中，磁体线121的宽度171和厚度169可以分别等于被用来提供电互连的量子点器件100（未示出）中的其它导电线的宽度和厚度，如本领域中已知的。磁体线121可以具有可以取决于栅106/108的数量和尺寸的长度173，该栅106/108要形成磁体线121要与其相互作用的量子点142。图17-19中图示的磁体线121基本上是线性的，但不一定是这种情况；本文中公开的磁体线121可以采用任何合适的形状。导电通孔123可以接触磁体线121。

导电通孔120、122、136和123可以通过绝缘材料130彼此电隔离，全部的这些可采用上文参照图1-3所讨论的任何形式。图17-19中示出的导电通孔的特定布置仅仅是说明性的，并且可以实现任何电路由布置。

如上文讨论的，沟槽107-1的结构可以与沟槽107-2的结构相同；类似地，在沟槽107-1中及其周围的栅106/108的结构可以与在沟槽107-2中及其周围的栅106/108的结构相同。与沟槽107-1相关联的栅106/108可以由与平行沟槽107-2相关联的对应的栅106/108镜面化，并且绝缘材料130可以分离与不同沟槽107-1和107-2相关联的栅106/108。特别地，形成在沟槽107-1下方（在栅106/108下方）的量子阱堆叠146中的量子点142可以在沟槽107-2下方（在对应的栅106/108下方）的量子阱堆叠146中具有配对的量子点142。在一些实施例中，在沟槽107-1下方的量子点142充当量子位并且（例如，通过被施加到与沟槽107-1相关联的栅106/108的电压）被控制成实行量子计算的意义上，这些量子点142可以被用作“有源”量子点。在沟槽107-2相关联的量子点142可以通过检测由沟槽107-1下方的量子点142中的电荷所生成的电场来感测沟槽107-1下方的量子点142的量子态，并且可以将沟槽107-1下方的量子点142的量子态转换成可以被与沟槽107-2相关联的栅106/108检测的电信号的意义上，这些量子点142可以被用作“读取”量子点。沟槽107-1下方的每个量子点142可以由其在沟槽107-2下方的对应的量子点142读取。因此，量子点器件100使得能够实现量子计算和读取量子计算的结果的能力两者。

在图17-19中图示的量子点器件100的实施例中，磁体线121平行于沟槽107的纵轴定向。在其它实施例中，图17-19的量子点器件100的磁体线121可以不平行于沟槽107的纵轴定向；例如，可以使用上文参照图4-6讨论的任何磁体线布置。

虽然图17-19中图示了单个磁体线121，但是可以在量子点器件100的该实施例中包括多个磁体线121（例如，平行于沟槽107的纵轴的多个磁体线121）。例如，图17-19的量子点器件100可以包括以与接近沟槽107-1所图示的磁体线121对称的方式接近沟槽107-2的第二磁体线121。在一些实施例中，多个磁体线121可以被包括在量子点器件100中，并且这些磁体线121可以或者可以不彼此平行。例如，在一些实施例中，量子点器件100可以包括垂直于彼此定向的两个（或更多个）磁体线121。

如上文指出的，量子点器件100可以包括以任何期望大小的阵列布置的多个沟槽107。例如，像图3的视图一样，图20是具有以二维阵列布置的多个沟槽107的量子点器件100的顶视横截面视图。图20中没有描绘磁体线121，尽管它们可以被包括在任何期望的布置中。在图20中图示的特定示例中，沟槽107可以被成对布置，每对包括“有源”沟槽107和“读取”沟槽107，如上文讨论的。在图20中，沟槽107的特定数量和布置仅仅是说明性的，并且可以使用任何期望的布置。类似地，量子点器件100可以包括以二维阵列布置的多组鳍片104（及伴随的栅，如上文参照图1-3所讨论的）。

如上文指出的，单个沟槽107可以包括被掺杂区域140沿着沟槽间隔开的多组栅106/108。图21是根据各种实施例的具有多组栅180的这样的量子点器件100的示例的横截面视图，该多组栅180被至少部分地设置在量子阱堆叠146之上的单个沟槽107中。组180中的每一个可以包括可采用本文中讨论的栅106/108的任何实施例的形式的栅106/108（为了易于图示，没有在图21中标记）。掺杂区域140（及其界面材料141）可以被设置在两个邻近的组180之间（在图21中被标记为组180-1和180-2），并且可以提供用于两个组180的共同的储存器。在一些实施例中。该“公共”掺杂区域140可以通过单个导电通孔136电接触。图21中图示的栅106/108的特定数量，以及组180的特定数量仅仅是说明性的，并且沟槽107可以包括以任何合适数量的组180布置的任何合适数量的栅106/108。图21的量子点器件100还可以包括如所期望地那样布置的一个或多个磁体线121。类似地，在包括鳍片的量子点器件100的实施例中，单个鳍片104可以包括被沿着鳍片间隔开的多组栅106/108。

在一些实施例中，量子点器件100可以被包括在管芯中并且耦合到封装衬底以形成量子点器件封装。例如，图22是包括图18的量子点器件100的管芯302以及设置于其上的导电通路层303的侧面横截面视图，而图23是其中管芯302和另一个管芯350耦合到封装衬底304（例如，在片上系统（soc）布置中）的量子点器件封装300的侧面横截面视图。为了经济地说明，从图23中省略了量子点器件100的细节。如上文指出的，图22和23中图示的特定量子点器件100可以采用与图2和18中图示的实施例类似的形式，但是本文中公开的任何量子点器件100可以被包括在管芯（例如，管芯302）中并且耦合到封装衬底（例如，封装衬底304）。特别地，本文中参照量子点器件100的各种实施例所讨论的任何数量的鳍片104或沟槽107、栅106/108、掺杂区域140、磁体线121和其它组件可以被包括在管芯302中。

管芯302可以包括第一面320和相反的第二面322。基底102可以接近第二面322，并且来自量子点器件100的各种组件的导电通路315可以延伸到被设置在第一面320处的导电触点365。导电通路315可以包括导电通孔、导电线和/或导电通孔和导电线的任何组合。例如，图22图示了其中一个导电通路315（在磁体线121与相关联的导电触点365之间延伸）包括导电通孔123、导电线393、导电通孔398和导电线396的实施例。可以在导电通路315中包括更多或更少的结构，并且可以在导电触点365之一与栅106/108、掺杂区域140或量子点器件100的其它组件之间提供类似的导电通路315。在一些实施例中，管芯302的导电线（以及下面讨论的封装衬底304）可以延伸到附图平面中以及从附图平面伸出，从而提供用以将电信号路由到管芯302中的各种元件和/或路由来自管芯302中的各种元件的电信号的导电通路。

可以使用任何合适的技术来形成在管芯302中提供导电通路315的导电通孔和/或导电线。这样的技术的示例可以包括减成制造技术、添加或半添加制造技术、单镶嵌制造技术、双镶嵌制造技术或任何其它合适的技术。在一些实施例中，氧化物材料390的层和氮化物材料391的层可以使导电通路315中的各种结构与接近的结构绝缘，和/或可以在制造期间用作蚀刻停止。在一些实施例中，粘合层（未示出）可以被设置在导电材料与管芯302的接近的绝缘材料之间，以改善导电材料与绝缘材料之间的机械粘合。

栅106/108、掺杂区域140和量子阱堆叠146（以及接近的导电通孔/线）可以被称为量子点器件100的“器件层”的部分。导电线393可以被称为金属1（metal1）或“m1”互连层，并且可以将器件层中的结构耦合到其它互连结构。导电通孔398和导电线396可以被称为金属2（metal2）或“m2”互连层，并且可以直接形成在m1互连层上。

阻焊材料367可以被设置在导电触点365周围，并且在一些实施例中，可以延伸到导电触点365上。阻焊材料367可以是聚酰亚胺或相似的材料，或者可以是任何适当类型的封装阻焊材料。在一些实施例中，阻焊材料367可以是包括可光成像聚合物的液体或干膜材料。在一些实施例中，阻焊材料367可以是非可光成像的（并且可以使用激光钻孔或者掩模蚀刻技术在其中形成开口）。导电触点365可以提供用以将其它组件（例如，如下面讨论的封装衬底304，或者另一个组件）耦合到量子点器件100中的导电通路315的触点，并且可由任何合适的导电材料（例如，超导材料）形成。例如，可以在一个或多个导电触点365上形成接合焊盘，以将管芯302与另一个组件（例如，电路板）机械地和/或电学地耦合，如下面讨论的。图22中图示的导电触点365采用接合焊盘的形式，但是可以使用其它第一层级互连结构（例如，柱）来将电信号路由到管芯302/路由来自管芯302的电信号，如下文讨论的。

管芯302中的导电通路和接近的绝缘材料（例如，绝缘材料130、氧化物材料390和氮化物材料391）的组合可以提供管芯302的层间电介质（ild）堆叠。如上文指出的，可在量子点器件100内布置互连结构，以根据各种各样的设计来路由电信号（特别地，该布置不限于图22或任何其它附图中描绘的互连结构的特定配置，并且可以包括更多或更少互连结构）。在量子点器件100的操作期间，可以通过由导电通孔和/或导电线所提供的互连，以及通过封装衬底304的导电通路（下文讨论的）将电信号（诸如功率和/或输入/输出（i/o）信号）路由到量子点器件100的栅106/108、（一个或多个）磁体线121和/或掺杂区域140（和/或其它组件）和/或路由来自量子点器件100的栅106/108、（一个或多个）磁体线121和/或掺杂区域140（和/或其它组件）的电信号（诸如功率和/或输入/输出（i/o）信号）。

可以被用于导电通路313、317、319（下文讨论的）以及315中的结构和/或管芯302和/或封装衬底304的导电触点的示例性超导材料可以包括铝、铌、锡、钛、锇、锌、钼、钽、钒或这样的材料的复合材料（例如，铌钛、铌铝或铌锡）。在一些实施例中，导电触点365、379和/或399可以包括铝，并且第一层级互连306和/或第二层级互连308可以包括铟基焊料。

如上文指出的，图23的量子点器件封装300可以包括管芯302（包括一个或多个量子点器件100）和管芯350。如下文详细讨论的，量子点器件封装300可以包括管芯302与管芯350之间的电通路，使得管芯302和350可以在操作期间进行通信。在一些实施例中，管芯350可以是为管芯302的一个或多个量子点器件100提供支持或控制其功能性的非量子逻辑器件。例如，如下文进一步讨论的，在一些实施例中，管芯350可以包括切换矩阵以控制来自管芯302的数据的写入和读取（例如，使用任何已知的字线/位线或其它寻址架构）。在一些实施例中，管芯350可以控制被施加于被包括在管芯302中的（一个或多个）量子点器件100的栅106/108和/或掺杂区域140的电压（例如，微波脉冲）。在一些实施例中，管芯350可以包括磁体线控制逻辑，以向管芯302中的（一个或多个）量子点器件100的（一个或多个磁体线）121提供微波脉冲。管芯350可以包括任何期望的控制电路以支持管芯302的操作。通过在单独的管芯中包括该控制电路，管芯302的制造可以被简化并且聚焦于由（一个或多个）量子点器件100实行的量子计算的需求，并且用于控制逻辑（例如，切换阵列逻辑）的常规的制造和设计过程可以被用来形成管芯350。

虽然在图23中图示并且在本文中讨论单数的“管芯350”，但是在一些实施例中，由管芯350提供的功能性可以跨多个管芯350（例如，耦合到封装衬底304或者以其它方式与管芯302共享公共支撑的多个管芯）进行分布。类似地，提供管芯350的功能性的一个或多个管芯可以支持提供管芯302的功能性的一个或多个管芯；例如，量子点器件封装300可以包括具有一个或多个量子点器件100的多个管芯，并且管芯350可以与一个或多个这样的“量子点器件管芯”通信。

管芯350可以采用下面参照图30的非量子处理器件2028讨论的任何形式。管芯350的控制逻辑通过其可以控制管芯302的操作的机制可以采用完全硬件实施例或者组合了软件和硬件方面的实施例的形式。例如，管芯350可以实现由一个或多个处理单元（例如，一个或多个微处理器）执行的算法。在各种实施例中，本公开的各方面可以采用在（一个或多个）计算机可读介质（优选地非暂时性介质）中体现的计算机程序产品的形式，该计算机程序产品具有被体现在（例如，存储）在管芯350中或者耦合到管芯350的计算机可读程序代码。在各种实施例中，这样的计算机程序例如可以在制造管芯350时被下载（更新）到管芯350（或附带存储器）或者被存储。在一些实施例中，管芯350可以包括至少一个处理器和至少一个存储器元件，连同任何其它合适的硬件和/或软件以使得能够实现如本文中所描述的其意图的控制管芯302的操作的功能性。管芯350的处理器可以执行软件或算法以实行本文中讨论的活动。管芯350的处理器可以经由一个或多个互连或总线（例如，通过一个或多个导电通路319）通信地耦合到其它系统元件。这样的处理器可以包括硬件、软件或提供可编程逻辑的固件的任何组合，其通过非限制性示例的方式包括：微处理器、数字信号处理器（dsp）、现场可编程门阵列（fpga）、可编程逻辑阵列（pla）、专用集成电路（asic）或虚拟机处理器。例如，在直接存储器存取（dma）配置中，管芯350的处理器可以通信地耦合到管芯350的存储器元件。管芯350的存储器元件可以包括任何合适的易失性或非易失性存储器技术，包括双倍数据速率（ddr）随机存取存储器（ram）、同步ram（sram）、动态ram（dram）、闪存、只读存储器（rom）、光学介质、虚拟存储区域、磁存储器或磁带存储器、或者任何其它合适的技术。在一些实施例中，“管芯350”的存储器元件和处理器本身可以由处于电通信的单独的物理管芯提供。正被跟踪或发送到管芯350的信息可以在任何数据库、寄存器、控制列表、高速缓存存储器或存储结构中提供，全部这些都可以在任何合适的时间帧处被引用。管芯350可以进一步包括用于在网络环境中（例如，经由导电通路319）接收、传输和/或以其它方式传送数据或信息的合适接口。

在一些实施例中，管芯350可以被配置成将适当的电压施加到栅106/108中的任何一个（充当例如柱塞栅、垒栅和/或累积栅），以便初始化和操纵量子点142，如上文讨论的。例如，通过控制被施加到从当柱塞栅的栅106/108的电压，管芯350可以调制该栅下面的电场，以在由邻近的垒栅创建的隧道垒之间创建能量谷。在另一示例中，通过控制被施加到充当垒栅的栅106/108的电压，管芯350可以改变隧道垒的高度。当垒栅被用来在两个柱塞栅之间设立隧道垒时，垒栅可以被用来在可以在这些柱塞栅下方形成的量子点142之间转移电荷载流子。当垒栅被用来在柱塞栅与累积栅之间设立隧道垒时，垒栅可以被用来经由累积栅将电荷载流子转移进和转移出量子点阵列。术语“累积栅”可以指代被用来在处于其中量子点142可以形成的区与电荷载流子储存器（例如，掺杂区域140）之间的区中形成2deg的栅。改变被施加到累积栅的电压可以允许管芯350控制在累积栅下方的区中的电荷载流子的数量。例如，改变被施加到累积栅的电压可以减少栅下方的区中的电荷载流子的数量，使得可以将单个电荷载流子从储存器转移到量子阱层152中，以及反之亦然。在一些实施例中，量子点器件100中“最外面的”栅106可以用作累积栅。在一些实施例中，这些最外面的栅106可以具有比“内部”栅106更大的宽度168。

如上文指出的，通过控制由（一个或多个）磁体线121生成的磁场，管芯350可提供电信号以控制管芯302的（一个或多个）量子点器件100的量子点142中的电荷载流子的自旋。以这种方式，管芯350可以初始化和操纵量子点142中电荷载流子的自旋，以实现量子位操作。如果用于管芯302的磁场由微波传输线生成，则管芯350可以通过施加适当的脉冲序列以操纵自旋进动从而设定/操纵电荷载流子的自旋。替换地，用于管芯302的量子点器件100的磁场可以由具有一个或多个脉冲栅的磁体生成；管芯350可以将脉冲施加到这些栅。

在一些实施例中，管芯350可以被配置成确定被施加到管芯302的元件的控制信号的值（例如，确定要施加到各个栅106/108的电压）以实现期望的量子操作（经由导电通路319穿过封装衬底304而被传送到管芯350）。在其它实施例中，在管芯350的初始化期间，可以利用控制参数中的至少一些（例如，利用要施加到各个栅106/108的电压的值）对管芯350进行预编程。

在量子点器件封装300（图23）中，第一级互连306可以被设置在管芯302的第一面320与封装衬底304的第二面326之间。具有被设置在管芯302的第一面320与封装衬底304的第二面326之间（例如，使用焊料凸块作为倒装芯片封装技术的部分）的第一级互连306可以使得量子点器件封装300与使用常规的焊线技术（其中管芯302与封装衬底304之间的导电触点被约束成位于管芯302的外围上）能够实现的相比，能够实现更小占位面积和更高管芯对封装衬底连接密度。例如，对比n²个倒装芯片互连（利用第一面320的整个“全场”表面区），具有侧面长度n的正方形第一面320的管芯302可能能够形成对封装衬底304的仅4n个线焊互连。附加地，在一些应用中，线焊互连可以生成不可接受的热量，这可能损坏或以其它方式干扰量子点器件100的性能。使用焊料凸块作为第一级互连306可以使得量子点器件封装300能够具有比相对于使用线焊来耦合管芯302和封装衬底304低得多的寄生电感，这可以导致对在管芯302与封装衬底304之间传送的高速信号的信号完整性方面的改进。类似地，可以在管芯350的导电触点371与封装衬底304的第二面326处的导电触点379之间设置第一级互连309，如示出的，以将管芯350中的电子组件（未示出）耦合到封装衬底304中的导电通路。

封装衬底304可以包括第一面324和相反的第二面326。导电触点399可以被设置在第一面324处，并且导电触点379可以被设置在第二面326处。可以在导电触点379周围设置阻焊材料314，并且可以在导电触点399周围设置阻焊材料312；阻焊材料314和312可以采用上文参照阻焊材料367讨论的任何形式。在一些实施例中，可以省略阻焊材料312和/或阻焊材料314。导电通路可以按任何期望的方式贯穿封装衬底304的第一面324与第二面326之间的绝缘材料310，从而将导电触点399中的各个导电触点电耦合到导电触点379中的各个导电触点。例如，绝缘材料310可以是介电材料（例如，ild），并且可以采用本文公开的绝缘材料130的任何实施例的形式。例如，导电通路可以包括一个或多个导电通孔395和/或一个或多个导电线397。

例如，封装衬底304可以包括一个或多个导电通路313，以将管芯302电耦合到封装衬底304的第一面324上的导电触点399；这些导电通路313可以被用来允许管芯302与量子点器件封装300所耦合到的电路组件（例如，电路板或中介层（interposer），如下文讨论的）进行电通信。封装衬底304可以包括一个或多个导电通路319，以将管芯350电耦合到封装衬底304的第一面324上的导电触点399；这些导电通路319可以被用来允许管芯350与量子点器件封装300所耦合到的电路组件（例如，电路板或中介层，如下文讨论的）进行电通信。

封装衬底304可以包括一个或多个导电通路317，以通过封装衬底304将管芯302电耦合到管芯350。特别地，封装衬底304可以包括导电通路317，该导电通路317耦合了在封装衬底304的第二面326上的导电触点379中的不同导电触点，使得当管芯302和管芯350耦合到这些不同的导电触点379时，管芯302和管芯350可以通过封装衬底304进行通信。虽然管芯302和管芯350在图23中被图示为被设置在封装衬底304的同一第二面326上，但是在一些实施例中，管芯302和管芯350可以被设置在封装衬底304的不同面上（例如，一个在第一面324上并且一个在第二面326上），并且可以经由一个或多个导电通路317进行通信。

在一些实施例中，导电通路317可以是微波传输线。微波传输线可以被构造用于微波信号的有效传输，并且可以采用本领域中已知的任何微波传输线的形式。例如，导电通路317可以是共面波导、带状线、微带线或倒微带线。管芯350可以提供沿着导电通路317的去往管芯302的微波脉冲，以向（一个或多个）量子点器件100提供电子自旋共振（esr）脉冲，以操纵在其中形成的量子点142的自旋态。在一些实施例中，管芯350可以生成微波脉冲，该微波脉冲通过导电通路317传输，并且在量子点器件100的（一个或多个）磁体线121中感应磁场，并且引起在量子点142的自旋向上与自旋向下状态之间的转变。在一些实施例中，管芯350可以生成微波脉冲，该微波脉冲经由导电通路317传输，并且在栅106/108中感应出磁场以引起在量子点142的自旋向上与自旋向下状态之间的转变。管芯350可以使得能够实现任何这样的实施例或这样实施例的任何组合。

管芯350可以提供对管芯302的任何合适的控制信号，以使得能够操作被包括在管芯302中的（一个或多个）量子点器件100。例如，管芯350可以（通过导电通路317）向栅106/108提供电压，并且由此调谐量子阱堆叠146中的能量分布。

在一些实施例中，量子点器件封装300可以是有芯封装，是其中封装衬底304被构建在保留于封装衬底304中的载流子材料（未示出）上的一个。在这样的实施例中，载流子材料可以是作为绝缘材料310的部分的介电材料；激光通孔或其它通孔可以被制成穿过载流子材料，以允许导电通路313和/或319在第一面324与第二面326之间延伸。

在一些实施例中，封装衬底304可以是或可以另行包括硅中介层，并且导电通路313和/或319可以是穿硅通孔。与可以被用于绝缘材料310的其它介电材料相比，硅可以具有合期望的低热膨胀系数，并且因此可以限制封装衬底304在温度变化期间相对于这样的其它材料（例如，具有较高热膨胀系数的聚合物）的膨胀和收缩的程度。硅中介层还可以帮助封装衬底304实现合期望的小线宽并且维持对管芯302和/或管芯350的高连接密度。

限制差异膨胀和收缩可以在量子点器件封装300被制造（并且被暴露于较高温度）以及被用在冷却环境中（并且被暴露于较低温度）时，帮助保持量子点器件封装300的机械和电气完整性。在一些实施例中，可以通过维持封装衬底304中的导电材料的近似均匀的密度（以使得封装衬底304的不同部分均匀地膨胀和收缩）、使用增强介电材料作为绝缘材料310（例如，具有二氧化硅填料的介电材料）或者利用更硬的材料作为绝缘材料310（例如，包括玻璃布纤维的预浸材料）来管理封装衬底304中的热膨胀和收缩。在一些实施例中，管芯350可以由半导体材料或化合物半导体材料（例如，iii-v族化合物）形成，以使得能够实现更高效的放大和信号生成，以使在操作期间生成的热最小化并且减少对管芯302的量子操作的影响。在一些实施例中，管芯350中的金属喷镀可以使用超导材料（例如，氮化钛、铌、氮化铌和氮化铌钛）以使产热最小化。

管芯302的导电触点365可以经由第一层级互连306电耦合到封装衬底304的导电触点379，并且管芯350的导电触点371可以经由第一层级互连309电耦合到封装衬底304的导电触点379。在一些实施例中，第一层级互连306/309可以包括焊料凸块或焊球（如图23中图示的）；例如，第一层级互连306/309可以是被最初设置在管芯302/管芯350上或在封装衬底304上的倒装芯片（或可控塌陷芯片连接，“c4”）凸块。第二层级互连308（例如，焊球或其它类型的互连）可以将封装衬底304的第一面324上的导电触点399耦合到诸如电路板（未示出）之类的另一个组件。下面参照图29来讨论可以包括量子点器件封装300的实施例的电子封装的布置的示例。例如，可以使用取放装置使管芯302和/或管芯350与封装衬底304进行接触，并且回流或热压粘合操作可以被用来分别经由第一层级互连306和/或第一层级互连309将管芯302和/或管芯350耦合到封装衬底304。

导电触点365、371、379和/或399可以包括可以被选择以用于不同目的的多层材料。在一些实施例中，导电触点365、371、379和/或399可以由铝形成，并且可以包括在铝与相邻互连之间的金层（例如，具有小于1微米的厚度），以限制触点表面的氧化并且改善与邻近的焊料的粘附。在一些实施例中，导电触点365、371、379和/或399可以由铝形成，并且可以包括一层诸如镍之类的垒金属，以及一层金，其中该层垒金属被设置在铝与该层金之间，并且该层金被设置在垒金属与邻近的互连之间。在这样的实施例中，金可保护垒金属表面以免在组装之前被氧化，并且垒金属可以限制焊料从邻近的互连扩散到铝中。

在一些实施例中，如果量子点器件100暴露于常规的集成电路处理中常见的高温（例如，大于100摄氏度，或者大于200摄氏度），则量子点器件100中的结构和材料可能被损坏。特别地，在其中第一层级互连306/309包括焊料的实施例中，焊料可以是低温焊料（例如，具有低于100摄氏度熔点的焊料），使得其可以被熔化以耦合导电触点365/371和导电触点379，而不必将管芯302暴露于损坏量子点器件100的更高温度和风险。可能合适的焊料的示例包括铟基焊料（例如，包括铟合金的焊料）。然而，当使用低温焊料时，这些焊料可能在量子点器件封装300的处置期间（例如，在室温或者室温与100摄氏度之间的温度下）不完全是固体的，并且因此第一层级互连306/309的焊料单独可能不会可靠地机械地耦合管芯302/管芯350和封装衬底304（并且因此可能不会可靠地电学地耦合管芯302/管芯350和封装衬底304）。在一些这样的实施例中，即使当第一级互连306/309的焊料不是固体时，量子点器件封装300也可以进一步包括机械稳定剂，以维持管芯302/管芯350与封装衬底304之间的机械耦合。机械稳定剂的示例可以包括被设置在管芯302/管芯350与封装衬底304之间的底部填充材料、被设置在管芯302/管芯350与封装衬底304之间的角胶、被设置在封装衬底304上的管芯302/管芯350周围的包覆模制材料和/或用以固定管芯302/管芯350和封装衬底304的机械框架。

在量子点器件封装300的一些实施例中，在封装300中可以不包括管芯350；而是，管芯350可以通过另一类型的共同物理支撑电耦合到管芯302。例如，管芯350可以与管芯302分离地封装（例如，管芯350可以被安装到其自己的封装衬底），并且两个封装可以通过中介层、印刷电路板、桥接器、封装上封装布置或以任何其它方式耦合在一起。下文参照图29讨论了可以在各种布置中包括管芯302和管芯350的器件组装件的示例。

本文中公开了用于操作量子点器件100的许多技术。图24是根据各种实施例的操作量子点器件的特定说明性方法1020的流程图。虽然下面参照方法1020讨论的操作以特定次序图示并且每次描绘一次，但是这些操作可以被适当地重复或以不同次序（例如，并行）实行。附加地，可以适当地省略各种操作。方法1020的各种操作可以参照上文讨论的一个或多个实施例来图示，但是方法1020可以被用来操作任何合适的量子点器件（包括本文中公开的任何合适的实施例）。

在1022处，作为使第一量子阱形成在量子阱堆叠中的量子阱层中的部分，可以将电信号提供给被设置在量子阱堆叠之上的一个或多个第一栅。量子阱堆叠可以采用本文中公开的任何实施例的形式（例如，上文参照图7-9讨论的量子阱堆叠146），并且可以被包括在本文公开的任何量子点器件100中。例如，作为使第一量子阱（针对第一量子点142）形成在栅108-11之下的量子阱堆叠146中的部分，可以将电压施加到栅108-11。

在1024处，作为使第二量子阱形成在量子阱层中的部分，可以将电信号提供给被设置在量子阱堆叠之上的一个或多个第二栅。例如，作为使第二量子阱（针对第二量子点142）形成在栅108-12之下的量子阱堆叠146中的部分，可以将电压施加到栅108-12。

在1026处，作为（1）使第三量子阱形成在量子阱层中或者（2）在第一量子阱与第二量子阱之间提供势垒的部分，可以将电信号提供给被设置在量子阱堆叠之上的一个或多个第三栅。例如，作为（1）使第三量子阱（针对第三量子点142）形成在栅106-12之下的量子阱堆叠146中（例如，当栅106-12充当“柱塞”栅时）或者（2）在第一量子阱（在栅108-11下方）与第二量子阱（在栅108-12下方）之间提供势垒（例如，当栅106-12充当“垒”栅时）的部分，可以将电压施加到栅106-12。

本文中公开的量子点器件100可以使用任何合适的技术来制造。下面参照图25-27描述了根据本公开的各种实施例的用于在量子器件中提供金属栅的制造技术。

图25是根据本公开的一些实施例的用于本文中所描述的各种量子器件的示例性金属栅布置400的横截面视图。如图25中示出的，示例性金属栅布置400可以包括：量子位器件层402、在量子位器件层402上方提供的栅电介质406、以及在栅电介质406上方提供的多个栅金属404。为了易于图示，在图25中仅一个栅金属404被标记有附图标记。尽管图25中图示了八个栅金属404，但是在其它实施例中，可以在栅电介质406上方提供多于或少于八个栅金属404。此外，图25中示出的金属栅布置400以及图27a-f中图示的结构意图示出其中的组件的相对布置，并且该金属栅布置或其部分可以包括没有图示的其它组件，例如量子器件的其它组件，例如本文中描述的任何量子器件。在其中金属栅布置400被用来实现本文中所描述的任何量子点器件中的栅的实施例中，量子位器件层402可以是或者可以包括鳍片104并且可能地可以是或可以包括基底102，栅金属404可以被用作栅金属110、112，并且栅电介质406可以被用作上文所描述的栅电介质114。为了简洁起见，此处不重复这些元件的描述。在其它实施例中，具有任何合适数量的栅金属404的金属栅布置400可以被用来实现任何其它量子位器件中（例如，在基于施主的自旋量子位器件中）的栅。

虽然没有在图25中具体示出，但是在一些可选实施例中，除了栅电介质406之外，或者在栅电介质406上方或者在栅电介质406下方可以存在处于量子位器件层402上方的蚀刻停止层。这样的蚀刻停止层可以用于在栅金属404或与量子器件相关联的任何另外的组件的制造期间，防止或最小化蚀刻到下面的量子位器件层402中。在其它实施例中，栅电介质406本身可以用作蚀刻停止层。

图26提供了根据本公开的各种实施例的用于制造用于本文中所描述的各种量子器件的金属栅的方法500的流程图。方法500可以被用来制造如图25中示出的金属栅布置400。图27a-27f是根据本公开的一些实施例的在使用图26的方法制造用于本文中所描述的各种量子器件的金属栅中的各种示例性阶段的横截面。

虽然下面参照图27a-f讨论的特定的制造操作被图示为制造金属栅布置400的特定实施例，但是这些操作和/或具有微小修改的操作中的至少一些可以被应用于制造金属栅布置400的许多不同的实施例，如本文中讨论的。下面参照图26和图27a-f讨论的任何元件和附图标记都可以采用上文讨论的或本文中以其它方式公开的那些元件和附图标记的任何实施例的形式，因此不重复这些描述。

转到图26，方法500可以开始于在量子位器件层上方提供栅电介质（图26中示出的过程502，其结果在图27a中被示为布置602）。图27a中示出的布置602图示了量子位器件层402和在其上提供的栅电介质406。上文关于量子位器件层402和栅电介质406提供的讨论适用于布置602，并且因此为了简洁起见，此处不再重复。特别地，如上文描述的，附加的蚀刻停止层可以存在于量子位器件层402上方，或者在栅电介质406上方或者在栅电介质406下方。

方法500然后可以继续在栅电介质上方提供栅支撑元件的图案（图26中示出的过程504，其结果在图27b中被示为布置604）。图27b的示例图示了四个栅支撑元件622的图案，为了易于图示，四个栅支撑元件622中仅一个被标记有附图标记。在其它实施例中，在过程504中可以在栅电介质406上方提供多于或少于四个栅支撑元件622。

在一些实施例中，栅支撑元件622的图案可以是多个平行线，其具有在约5与1000纳米之间（包括其中的所有值和范围）的高度（即，图27b中示出的示例性参考坐标系的z方向上的尺寸）以及在5与300纳米之间（包括其中的所有值和范围）的宽度（即，图27b中示出的示例性参考坐标系的x方向上的尺寸）。在其它实施例中，可以使用、选择/设计任何其它合适的图案，使得在随后的制造步骤中，被沉积在栅支撑元件622的侧壁（即，基本上垂直于量子位器件层402的元件622的面）上的导电材料将形成适当成形且适当定位的栅。

在一些实施例中，栅支撑元件622的纵横比（即，高度与宽度的比）可能在1与10之间，例如在1与5之间或在1与3之间。栅支撑元件622可以被间隔开任何合适的间隔，该间隔将允许在栅支撑元件622的侧壁上沉积期望厚度的导电材料，使得两个邻近的元件622的邻近的侧壁上的导电材料彼此不接触。例如，在一些实施例中，不同的栅支撑元件622之间的距离可以高于约20纳米（例如，约80纳米）。

在一些实施例中，栅支撑元件622可以由非金属材料形成。在其中可能需要稍后蚀刻（例如，使用各向异性蚀刻）栅支撑元件622以留下被沉积在其侧壁上的导电材料的可选实施例中，在选择要被用作栅支撑元件622的合适材料时，应当考虑潜在候选材料的蚀刻属性。另外，鉴于用于形成如本文中所描述的栅金属的潜在候选导电材料，要考虑用于栅支撑元件622的潜在候选材料的蚀刻属性。优选地，用于栅支撑元件622的材料和用于未来的栅金属404的导电材料可以具有充分不同的蚀刻属性，使得栅支撑元件622的蚀刻将不对栅金属404造成影响，或者将仅对栅金属404有足够小的影响（即，这两种材料相对于彼此应当具有足够高的蚀刻选择性）。除了适当的蚀刻特性之外，在为栅支撑元件622选择合适材料时的一些其它考虑可以包括例如，平滑薄膜形成的可能性、低收缩和除气、以及良好的介电属性（诸如例如，低漏电、合适的介电常数值以及热稳定性）。可以被用来形成栅支撑元件622的材料的示例包括但不限于二氧化硅（sio2）、碳掺杂氧化物（cdo）、氮化硅、诸如全氟环丁烷、聚四氟乙烯或聚甲基丙烯酸甲酯（pmma）、氟硅酸盐玻璃（fsg）之类的有机聚合物、以及诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃之类的有机硅酸盐。

在一些实施例中，可以结合图案化（或者在沉积栅支撑元件622的材料之前或者在其之后），使用例如化学气相沉积或/和等离子体增强化学气相沉积，在量子位器件层402上方提供栅支撑元件622。在一些实施例中，图案化可以包括采用光刻胶或其它掩模的任何图案化技术，该其它掩模限定了量子位器件层402上方的栅支撑元件622的尺寸和位置。在其它实施例中，图案化可以包括任何无掩模图案化技术，诸如例如电子束（e-beam）图案化。

接下来，可以在栅支撑元件的侧壁上提供栅金属材料（图26中示出的过程506，其结果在图27c中被示为布置606）。图27c图示了来自图27b的继在组装件604的栅支撑元件622之间的侧壁上和开口中共形地沉积导电材料的层624（即，栅金属）之后的布置604的横截面视图。共形沉积一般指代在给定结构（在这种情况下——具有组装件604的栅支撑元件622的量子位器件层）的任何暴露表面上（包括在结构中/上形成的任何开口的侧壁和底部上）沉积某个涂层（在这种情况下——将形成栅金属404的导电材料）。因此，共形涂层可以被理解为被施加于给定结构而不仅仅是被施加于例如水平表面的暴露表面的涂层。在一些实施例中，涂层可以表现出小于35％的厚度变化，包括从1％到35％的所有值和范围，诸如10％或更小、15％或更小、20％或更小、25％或更小等。可以从诸如原子层沉积（ald）或化学气相沉积（cvd）之类的过程中选择共形涂覆过程。

在各种实施例中，层624的厚度，特别是在栅支撑元件622的侧壁上的层624的厚度（即，图27b中示出的示例性参考坐标系的x方向上的尺寸）可以采用任何合适的值，使得在随后的制造步骤中，被沉积在栅支撑元件622的侧壁上的导电材料将形成适当尺寸的栅金属404，下面更详细地描述后者。

在一些实施例中，在层624的沉积之后，可以在层624上执行退火过程，以改善用于未来的栅金属404的导电材料的质量。在各种实施例中，层624的导电材料可以包括氮化钛、铝、铜、钨、钴、钌、镍、铁和钼中的一个或多个；包含铝、铜、钨、钴、钌、锰、镁、硼、磷、氮、碳和硫的一种或多种合金；和/或任何其它合适的栅金属材料。

方法500然后可以继续从栅支撑元件622的顶部并且可选地从栅支撑元件622之间中去除层624的栅金属（图26中示出的过程508，其结果在图27d中被示为布置608）。在一些实施例中，可以使用在过程506中沉积的层624的栅金属的各向异性蚀刻来实行这样的去除。在各种实施例中，任何合适的各向异性蚀刻技术（即，在垂直方向上均匀地蚀刻）可以被用来蚀刻层624的导电材料，使得材料仅留在栅支撑元件622的侧壁上，而不在栅支撑元件622之间的开口中。通常已知诸如例如等离子体蚀刻之类的干法蚀刻技术比湿法蚀刻技术提供更精细的蚀刻分辨率和方向性，该湿法蚀刻技术通常导致各向同性蚀刻（即，在全部方向上进行蚀刻）。例如，由金属铝（al）制成的层624可以利用氯（cl）等离子体通过形成挥发性al2cl6来容易且各向异性地进行蚀刻，其中挥发性al2cl6被去除，从而导致仅保留在侧壁上并且可能地在栅支撑元件622的顶部上的图案化的al。可以实行对层624的导电材料的垂直各向异性蚀刻，使得在栅支撑元件622的侧壁上的导电材料的一部分也被去除，这可以有利地降低在栅支撑元件622的侧壁上的导电材料的表面粗糙度。

图27c和27d图示了用于在栅支撑元件622的侧壁上沉积导电材料的一个示例性实施例。在其它实施例中，可以使用其它技术。例如，代替图27c中示出的共形沉积过程，可以使用其它过程，该其它过程将仅仅或基本上仅仅在栅支撑元件622的侧壁上直接沉积未来的栅金属404的导电材料。这样的替换的过程可以例如包括物理气相沉积（pvd）过程，诸如在水平表面上没有净沉积而仅有侧壁沉积的具有高再溅射速率的磁控溅射、蒸发沉积或e-beam沉积，并且可以直接导致如图27d中示出的组装件608，而无需上文所描述的过程508的各向异性蚀刻。关于在栅支撑元件622的侧壁上的导电材料的厚度的考虑，以及关于上文提供的导电材料的选择和可能的退火的考虑适用于这样的替换沉积过程，并且因此为了简洁起见，不在此处重复。

对于被用来在上文所描述的栅支撑元件622的侧壁上沉积导电材料的任何沉积技术，随后可以实行组装件608的平坦化，以便暴露栅支撑元件622的材料以用于随后蚀刻该材料，如果需要的话。可以使用湿法或者干法平坦化过程来实行平坦化。在一个实施例中，使用化学机械平坦化（cmp）来实行平坦化，这可以被理解为一种利用抛光表面、研磨剂和浆料去除导电材料的覆盖层的过程，该覆盖层可以覆盖栅支撑元件622的上表面以暴露这样的表面以用于随后蚀刻。

在一些实施例中，组装件608可以被认为是制造栅金属404的结尾，因为可以在形成组装件608之后来执行用于形成量子器件的其它元件的另外的处理。在这样的实施例中，邻近的栅金属404中的一些可以具有在其之间中的栅支撑元件622的非金属材料，而其它邻近的栅金属404可以具有在之间中的间隙，如图27d的图示中示出的。在其它实施例中，方法500可以继续去除栅支撑元件622的一些或全部材料的可选步骤（图26中示出的过程510，其结果在图27e中被示为布置610）。图27e图示了继从被沉积在图27d的组装件608中的栅支撑元件622的侧壁上的导电材料之间去除栅支撑元件622之后的横截面视图。在一些实施例中，这样的去除可以包括各向异性蚀刻以垂直蚀刻掉栅支撑元件622的材料。在该蚀刻中使用的蚀刻剂将不同于上文所描述的用于蚀刻导电材料的蚀刻剂，因为这次，优选地，栅金属404的导电材料将不被蚀刻。可以在过程510中形成组装件610时使用适合于各向异性地蚀刻栅支撑元件622的任何物质。

去除栅支撑元件622导致形成导电元件的图案，如例如组装件610中示出的，其形成具有之间中的间隙的多个栅金属404。实际上，图27e中示出的组装件610与图25中示出的栅金属布置400基本上相同。在各种实施例中，每个栅金属404的平均宽度可以在3纳米与75纳米之间，包括其中的所有值和范围，例如在约3与35纳米之间、在约7与25纳米之间或在约8与20纳米之间。在一些实施例中，栅金属404的宽度可以如上文参照栅金属110或栅金属112所描述的那样。在各种实施例中，每个栅金属的平均高度可以在5与1000纳米之间，包括其中的所有值和范围。在一些实施例中，栅金属404的高度可以如上文参照栅金属110或栅金属112描述的那样。在一些实施例中，栅金属404可以具有在10与100纳米之间的间距（即，靠近彼此的两个栅金属404的中线之间的距离），包括其中的所有值和范围，例如在10与45纳米之间或在20与40纳米之间。每个栅金属404的平均宽度和平均高度可以根据间距来指定，例如，宽度可能基本上是间距的一半，而高度可能基本上是间距的1.5倍。

方法500可以包括另一个可选的过程，其中在去除栅支撑元件622之后或代替去除栅支撑元件622，在由间隙分离的邻近的栅金属404之间中提供绝缘材料（图26中示出的过程512，其结果在图27f中被示为布置612）。图27f图示了继利用合适的绝缘材料626填充图27e中示出的组装件610的栅金属404之间的空间之后的横截面示图，该合适的绝缘材料626例如可以是本文中所描述的绝缘材料130。在一些实施例中，可以使用例如cvd和/或等离子体增强cvd将绝缘材料626提供到栅金属404之间的间隙中。在仍其它实施例中，绝缘材料626可以包括使用涂覆技术形成在栅金属404之间的空间中的介电材料，该涂覆技术涉及将液体前体交联成固体介电材料。

在一些实施例中，可以在施加绝缘材料626之前清洁或处理组装件610的栅金属404的一些或全部表面，例如，以减少表面污染、使界面陷阱最小化、促进粘合和/或降低材料的相互扩散。

例如，可以使用化学或等离子体清洁或者在受控的环境中施加热来清洁栅金属404的表面。

在利用绝缘材料626填充栅金属404之间的空间之后，可选地，可以再次实行平坦化，例如使用上文所描述的任何平坦化技术，以暴露栅金属404的上表面，使得栅可以电连接到另外的电路元件（图27f中未具体示出）。

通过在栅支撑元件622周围以类似垫片的方式（即，作为“垫片”）沉积导电材料（通常是金属）来制造栅金属404可以允许实现若干个优点，特别是当与首先通过沉积一层金属并且然后将金属图案化以形成具有期望形状且以期望图案的栅而提供栅金属的常规方法的相比时。

一个优点在于本文中所描述的方法允许金属栅的尺寸和位置的原子级控制。例如，栅金属可以具有低于约10纳米的宽度，包括其中的所有值和范围，例如低于约5纳米或低于约3纳米。

另一个优点涉及所得到的金属栅，与可能使用现有技术的制造方法而实现的相比，所得到的金属栅在其侧壁上具有降低的表面粗糙度。在一些实施例中，沿着使用本文中所描述的方法形成的个体栅金属（例如，个体栅金属404）的高度的该栅金属的宽度（即，图中示出的示例性参考系的x方向上的尺寸）可以改变长达沿着栅金属的高度的其平均宽度的小于百分之10，优选地小于5％，例如小于3％或2％。与沿着栅金属的高度的平均宽度相比，具有变化长达小于某个相对小量的栅金属的宽度指示栅金属的侧壁具有相对低的表面粗糙度。这样的相对低的表面粗糙度可以使用如本文中所描述的形成导电栅金属的方法来有利地实现，并且不可能使用现有技术的制造技术来实现。

图28a-b是晶片1100和可以由晶片1100形成的管芯1102的顶视图；管芯1102可被包括在本文中公开的任何量子器件封装（例如，量子点器件封装300）中。晶片1100可以包括半导体材料并且可以包括一个或多个管芯1102，该一个或多个管芯1102具有形成在晶片1100的表面上的常规和量子点器件元件。管芯1102中的每一个可以是包括任何合适的常规和/或量子点器件的半导体产品的重复单元。在半导体产品的制造完成之后，晶片1100可以经历单颗化过程，其中每个管芯1102与其它管芯分离以提供半导体产品的分立的“芯片”。管芯1102可以包括：如本文中所描述的一个或多个量子器件（例如，量子点器件100），和/或用以将电信号路由到量子器件的支持电路（例如，包括导电通孔和导电线的互连），以及任何其它集成电路（ic）组件。在一些实施例中，晶片1100或管芯1102可以包括存储器器件（例如，静态随机存取存储器（sram）器件）、逻辑器件（例如，and、or、nand或nor门）或者任何其它合适的电路元件。可以在单个管芯1102上组合这些器件中的多个器件。例如，可以在与处理器件（例如，图30的处理器件2002）或其它逻辑相同的管芯1102上形成由多个存储器器件形成的存储器阵列，该其它逻辑被配置成将信息存储在存储器器件中或执行被存储在存储器阵列中的指令。

图29是器件组装件1200的横截面侧视图，该器件组装件1200可以包括本文中公开的量子器件封装的任何实施例，例如，本文中公开的量子点器件封装300的任何实施例。器件组装件1200包括被设置在电路板1202上的许多组件。器件组装件1200可以包括被设置在电路板1202的第一面1240和电路板1202的相反的第二面1242上的组件；通常，组件可以被设置在一个或两个面1240和1242上。

在一些实施例中，电路板1202可以是印刷电路板（pcb），其包括被介电材料的层彼此分离并且通过导电通孔互连的多个金属层。可以按期望的电路图案形成金属层中的任何一个或多个层，以在耦合到电路板1202的组件之间路由电信号（可选地，与其它金属层结合）。在其它实施例中，电路板1202可以是封装衬底或柔性板。在一些实施例中，管芯302和管芯350（图23）可以被单独地封装并且经由电路板1202耦合在一起（例如，导电通路317可以穿过电路板1202）。

图29中图示的器件组装件1200包括通过耦合组件1216耦合到电路板1202的第一面1240的中介层上封装（package-on-interposer）结构1236。耦合组件1216可以将中介层上封装结构1236电学地且机械地耦合到电路板1202，并且可以包括焊球（如图23中示出的）、插座的凸形和凹形部分、粘合剂、底部填充材料和/或任何其它合适的电和/或机械耦合结构。

中介层上封装结构1236可以包括通过耦合组件1218耦合到中介层1204的封装1220。耦合组件1218可以采用针对应用的任何合适的形式，诸如上文参照耦合组件1216所讨论的形式。例如，耦合组件1218可以是第二层级互连308。虽然图29中示出了单个封装1220，但是多个封装可以耦合到中介层1204；实际上，附加的中介层可以耦合到中介层1204。中介层1204可以提供被用来桥接电路板1202和封装1220的中间衬底。例如，封装1220可以是量子点器件封装300，或者可以是常规的ic封装。在一些实施例中，封装1220可以采用本文中公开的量子点器件封装300的任何实施例的形式，并且可以包括（例如，通过倒装芯片连接）耦合到封装衬底304的量子点器件管芯302。通常，中介层1204可以将连接扩展到更宽的间距，或者将连接重新路由到不同的连接。例如，中介层1204可以将封装1220（例如，管芯）耦合到耦合组件1216的球栅阵列（bga）以用于耦合到电路板1202。在图29中图示的实施例中，封装1220和电路板1202附接到中介层1204的相反侧；在其它实施例中，封装1220和电路板1202可以附接到中介层1204的相同侧。在一些实施例中，三个或更多个组件可以通过中介层1204的方式互连。在一些实施例中，包括管芯302和管芯350（图23）的量子点器件封装300可以是被设置在像中介层1204一样的中介层上的封装之一。在一些实施例中，管芯302和管芯350（图23）可以被分离地封装，并且经由中介层1204耦合在一起（例如，导电通路317可以穿过中介层1204）。

中介层1204可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在一些实施例中，中介层1204可以由交替的刚性或柔性材料形成，该材料可以包括与上文描述的用于在半导体衬底中使用的材料相同的材料，诸如硅、锗和其它iii族v族化合物和iv族材料。中介层1204可以包括金属互连1208和通孔1210，包括但不限于穿硅通孔（tsv）1206。中介层1204可以进一步包括嵌入式器件1214，包括无源和有源器件两者。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电（esd）器件和存储器器件。也可在中介层1204上形成更复杂的器件，诸如射频（rf）器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统（mems）器件。中介层上封装结构1236可以采用本领域中已知的任何中介层上封装结构的形式。

器件组装件1200可以包括通过耦合组件1222耦合到电路板1202的第一面1240的封装1224。耦合组件1222可以采用上文参照耦合组件1216所讨论的任何实施例的形式，并且封装1224可以采用上文参照封装1220所讨论的任何实施例的形式。例如，封装1224可以是量子点器件封装300（例如，包括管芯302和管芯350，或仅仅是管芯302），或者可以是常规的ic封装。在一些实施例中，封装1224可以采用本文中公开的量子点器件封装300的任何实施例的形式，并且可以包括（例如，通过倒装芯片连接）耦合到封装衬底304的量子点器件管芯302。

图29中图示的器件组装件1200包括通过耦合组件1228耦合到电路板1202的第二面1242的封装上封装（package-on-package）结构1234。封装上封装结构1234可以包括通过耦合组件1230耦合在一起的封装1226和封装1232，使得封装1226被设置在电路板1202与封装1232之间。耦合组件1228和1230可以采用上文所讨论的耦合组件1216的任何实施例的形式，并且封装1226和1232可以采用上文所讨论的封装1220的任何实施例的形式。例如，封装1226和1232中的每一个可以是量子点器件封装300，或者可以是常规的ic封装。在一些实施例中，封装1226和1232中的一个或两个可以采用本文中公开的量子点器件封装300的任何实施例的形式，并且可以包括（例如，通过倒装芯片连接）耦合到封装衬底304的管芯302。在一些实施例中，包括管芯302和管芯350的量子点器件封装300（图23）可以是像封装上封装结构1234一样的封装上封装结构中的封装之一。在一些实施例中，管芯302和管芯350（图23）可以被单独地封装，并且使用像封装上封装结构1234一样的封装上封装结构耦合在一起（例如，导电通路317可以穿过管芯302和350的封装中的一个或两个的封装衬底）。

图30是可以包括本文中公开的任何量子点器件的示例性量子计算设备2000的框图。许多组件在图30中被图示为被包括在量子计算设备2000中，但是可以如适合于应用的那样省略或复制这些组件中的任何一个或多个。在一些实施例中，被包括在量子计算设备2000中的一些或全部组件可以附接到一个或多个pcb（例如，母板）。在一些实施例中，这些组件中的各种组件可以被制造到单个soc管芯上。附加地，在各种实施例中，量子计算设备2000可以不包括图30中图示的组件中的一个或多个，但是量子计算设备2000可以包括用于耦合到一个或多个组件的接口电路。例如，量子计算设备2000可以不包括显示设备2006，但是可以包括显示设备2006可以耦合到的显示设备接口电路（例如，连接器和驱动器电路）。在另一个示例集中，量子计算设备2000可以不包括音频输入设备2018或音频输出设备2008，但是可以包括音频输入设备2018或音频输出设备2008可以耦合到的音频输入或输出设备接口电路（例如，连接器和支持电路）。

量子计算设备2000可以包括处理设备2002（例如，一个或多个处理设备）。如本文中使用的，术语“处理设备”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器/或存储器中的其它电子数据的任何设备或设备的部分。处理设备2002可以包括量子处理设备2026（例如，一个或多个量子处理设备）和非量子处理设备2028（例如，一个或多个非量子处理设备）。量子处理2026可以包括本文中公开的量子点器件100中的一个或多个，并且可以通过对可以在量子点器件100中生成的量子点实行操作并且监视那些操作的结果来实行数据处理。例如，如上文讨论的，可以允许不同的量子点相互作用，可以设定或变换不同量子点的量子态，并且可以读取量子点的量子态（例如，由另一个量子点）。量子处理设备2026可以是通用量子处理器，或者被配置成运行一个或多个特定量子算法的专用量子处理器。在一些实施例中，量子处理2026可以执行特别适用于量子计算机的算法，诸如利用素数因子分解、加密/解密的密码算法、用以优化化学反应的算法、用以模拟蛋白质折叠的算法等。量子处理设备2026还可以包括支持量子处理设备2026的处理能力的支持电路，诸如输入/输出信道、多路复用器、信号混合器、量子放大器和模数转换器。例如，量子处理设备2026可以包括向被包括在量子点器件100中的一个或多个磁体线121提供电流脉冲的电路（例如，电流源）。

如上文指出的，处理设备2002可以包括非量子处理设备2028。在一些实施例中，非量子处理设备2028可以提供支持量子处理设备2026的操作的外围逻辑。例如，非量子处理设备2028可以控制读取操作的执行、控制写入操作的执行、控制量子位的清除等。非量子处理设备2028还可以实行常规的计算功能以补充由量子处理设备2026提供的计算功能。例如，非量子处理设备2028可以按常规方式与量子计算设备2000的其它组件（例如，下面讨论的通信芯片2012、下面讨论的显示设备2006等）中的一个或多个接口对接，并且可以用作量子处理设备2026与常规组件之间的接口。非量子处理设备2028可以包括一个或多个dsp、asic、中央处理单元（cpu）、图形处理单元（gpu）、加密处理器（在硬件内执行密码算法的专用处理器）、服务器处理器或任何其它合适的处理设备。

量子计算设备2000可以包括存储器2004，该存储器2004本身可以包括一个或多个存储器设备，诸如易失性存储器（例如，动态随机存取存储器（dram））、非易失性存储器（例如，rom）、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，可以读取并在存储器2004中存储量子处理设备2026中的量子位的状态。在一些实施例中，存储器2004可以包括与非量子处理设备2028共享管芯的存储器。该存储器可以被用作高速缓存存储器，并且可以包括嵌入式动态随机存取存储器（edram）或自旋转移扭矩磁性随机存取存储器（stt-mram）。

量子计算设备2000可以包括冷却装置2024。冷却装置2024可以在操作期间将量子处理设备2026维持在预先确定的低温，以减少量子处理设备2026中的散射效应。该预先确定的低温可以取决于设置而变化；在一些实施例中，温度可以是5开尔文或更低。在一些实施例中，非量子处理设备2028（以及量子计算设备2000的各种其它组件）可以不通过冷却装置2024冷却，而是替代地可以在室温下操作。冷却装置2024例如可以是稀释制冷机、氦-3制冷机或液氦制冷机。

在一些实施例中，量子计算设备2000可以包括通信芯片2012（例如，一个或多个通信芯片）。例如，通信芯片2012可以被配置用于管理用于向量子计算设备2000传送数据并且传送来自量子计算设备2000的数据的无线通信。术语“无线的”及其派生词可以被用来描述可以通过使用穿过非固体介质的经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语不暗示相关联的设备不包含任何电线，尽管在一些实施例中它们可能不包含。

通信芯片2012可以实现许多无线标准或协议中的任何无线标准或协议，其包括但不限于：包括wi-fi（ieee802.11族）、ieee802.16标准（例如，ieee802.16-2005修订）的电气电子工程师协会（ieee）标准，长程演进（lte）项目以及任何修订、更新和/或修正（例如，高级lte项目、超移动宽带（umb）项目（也被称为“3gpp2”）等）。兼容ieee802.16的宽带无线接入（bwa）网络一般被称为wimax网络，其是表示全球微波接入互操作性的首字母缩合词，其是针对通过了针对ieee802.16标准的一致性和互操作性测试的产品的认证标记。通信芯片2012可以根据全球移动通信系统（gsm）、通用分组无线电服务（gprs）、通用移动电信系统（umts）、高速分组接入（hspa）、演进hspa（e-hspa）或lte网络来进行操作。通信芯片2012可以根据gsm演进增强数据（edge）、gsmedge无线电接入网络（geran）、通用陆地无线电接入网络（utran）或演进utran（e-utran）来进行操作。通信芯片2012可以根据码分多址（cdma）、时分多址（tdma）、数字增强无线电信（dect）、数据优化演进（ev-do）、其衍生物以及被指定为3g、4g、5g及以上的任何其它无线协议来进行操作。在其它实施例中，通信芯片2012可以根据其它无线协议进行操作。量子计算设备2000可以包括促进无线通信和/或接收其它无线通信（诸如am或fm无线电传输）的天线2022。

在一些实施例中，通信芯片2012可以管理有线通信，诸如电学、光学或任何其它合适的通信协议（例如，以太网）。如上文指出的，通信芯片2012可以包括多个通信芯片。例如，第一通信芯片2012可以专用于诸如wi-fi或蓝牙之类的较短程无线通信，并且第二通信芯片2012可以专用于诸如全球定位系统（gps）、edge、gprs、cdma、wimax、lte、ev-do或其它的之类的较远程无线通信。在一些实施例中，第一通信芯片2012可以专用于无线通信，并且第二通信芯片2012可专用于有线通信。

量子计算设备2000可以包括电池/电源电路2014。电池/电源电路2014可以包括一个或多个能量存储设备（例如，电池或电容器）和/或用于将量子计算设备2000的组件耦合到与量子计算设备2000分离的能量源（例如，ac线电源）的电路。

量子计算设备2000可以包括显示设备2006（或对应的接口电路，如上文讨论的）。例如，显示设备2006可以包括任何视觉指示器，诸如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器（lcd）、发光二极管显示器或平板显示器。

量子计算设备2000可以包括音频输出设备2008（或对应的接口电路，如上文讨论的）。例如，音频输出设备2008可包括生成可听指示器的任何设备，诸如扬声器、耳机或耳塞。

量子计算设备2000可以包括音频输入设备2024（或对应的接口电路，如上文讨论的）。音频输入设备2024可以包括生成表示声音的信号的任何设备，诸如传声器、传声器阵列或数字乐器（例如，具有音乐乐器数字接口（midi）输出端的乐器）。

量子计算设备2000可以包括gps设备2016（或对应的接口电路，如上文讨论的）。gps设备2016可以与基于卫星的系统进行通信，并且可以接收量子计算设备2000的位置，如本领域中已知的。

量子计算设备2000可以包括其它输出设备2010（或对应的接口电路，如上文讨论的）。其它输出设备2010的示例可以包括音频编解码器、视频编解码器、打印机、用于向其它设备提供信息的有线或无线传输器或者附加的存储设备。

量子计算设备2000可以包括其它输入设备2020（或对应的接口电路，如上文讨论的）。其它输入设备2020的示例可以包括加速度计、陀螺仪、指南针、图像捕获设备、键盘、诸如鼠标之类的光标控制设备、触控笔、触摸板、条形码读取器、快速响应（qr）码器、任何传感器或射频识别（rfid）读取器。

量子计算设备2000或其组件的子集可以具有任何适当的形状因数，诸如手持式或移动计算设备（例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超极本计算机、个人数字助理（pda）、超移动个人计算机等）、台式计算设备、服务器或其它联网的计算组件、打印机、扫描仪、监控器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器或可穿戴计算设备。

选择示例

以下段落提供本文中公开的实施例中的各种实施例的示例。

示例1提供一种量子器件，包括：量子位器件层、栅金属、以及在量子位器件层与栅金属之间的栅电介质，其中栅金属的至少80％金属颗粒的对准方向与垂直于量子位器件层的方向偏离小于约40度，诸如小于约30度或小于约20度。

示例2提供根据示例1的量子器件，其中量子位器件层包括量子阱堆叠，即，量子器件是量子点自旋量子位器件。

示例3提供根据示例2的量子器件，其中量子阱堆叠包括量子阱层，其中量子阱层包括同位素纯化的材料。

示例4提供根据示例1的量子器件，其中量子位器件层包括一个或多个基于施主的量子位系统。

示例5提供根据示例1-4中任一个的量子器件，其中沿着栅金属的高度的栅金属的宽度变化得小于栅金属的平均宽度的约20％。

示例6提供根据示例1-4中任一个的量子器件，其中栅金属的平均宽度在约3与35纳米之间，包括其中的所有值和范围，例如在约7与25nm之间或在约8与20nm之间。

示例7提供根据示例1-4中任一个的量子器件，其中栅金属具有低于约10纳米的宽度，包括其中的所有值和范围，例如低于约5纳米。

示例8提供根据示例1-4中任一个的量子器件，其中栅金属具有高于约3的纵横比（即，栅金属的高度与栅金属的宽度之比），包括其中的所有值和范围，例如高于约5或高于约10。

示例9提供根据前述示例中任一个的量子器件，进一步包括在栅金属与量子位器件层之间的蚀刻停止层。

示例10提供根据前述示例中任一个的量子器件，其中量子器件包括多个栅，该多个栅中的每一个包括栅金属。

示例11提供根据示例10的量子器件，其中多个栅中的邻近的栅被间隙间隔开。

在其它实施例中，多个栅中的邻近的栅可以被绝缘材料间隔开。

示例12提供一种量子器件，其包括量子位器件层、栅金属以及在量子位器件层与栅金属之间的栅电介质，其中沿着栅金属的高度的栅金属的宽度变化得小于栅金属的平均宽度的约10％，例如，小于约8％或小于约5％。

示例13提供根据示例12的量子器件，其中栅金属的平均宽度在约3与35纳米之间，包括其中的所有值和范围，例如在约7与25nm之间或在约8与20nm之间。

示例14提供根据示例12或13的量子器件，其中量子位器件层包括量子阱堆叠，即，量子器件是量子点自旋量子位器件。

示例15提供根据示例14的量子器件，其中量子阱堆叠包括量子阱层，其中量子阱层包括同位素纯化的材料。

示例16提供根据示例12或13的量子器件，其中量子位器件层包括一个或多个基于施主的量子位系统。

示例17提供根据示例12-16中任一个的量子器件，进一步包括在栅金属与量子位器件层之间的蚀刻停止层。

示例18提供根据示例12-17中任一个的量子器件，其中量子器件包括多个栅，该多个栅中的每一个包括栅金属。

示例19提供根据示例18的量子器件，其中多个栅中的邻近的栅被间隙间隔开。

示例20提供根据示例12-19中任一个的量子器件，其中栅金属的至少80％金属颗粒的对准方向与垂直于量子位器件层的方向偏离小于约40度，例如小于约30度或小于约20度。

在进一步的示例中，根据示例12-20中任一个的任何量子器件的至少部分可以包括根据示例1-11中任一个的任何量子器件的特征，以及反之亦然。在仍另外的示例中，提供根据示例1-20中任一个的量子器件的示例的至少部分可以使用根据示例21-26中任一个的方法的示例来制造，并且可以使用提供根据示例27-29中任一个的方法的示例来操作。

示例21提供一种制造量子器件的方法，该方法包括：在量子位器件层上方提供栅电介质，在栅电介质上方提供栅支撑元件的图案，以及在栅支撑元件的侧壁上沉积栅金属以形成量子器件的多个栅。

示例22提供根据示例21的方法，其中栅支撑元件由非金属材料形成。

示例23提供根据示例21或22的方法，其中栅支撑元件的图案是多个平行线，其具有：在约5与1000纳米之间的高度，包括其中的所有值和范围，例如在约10与500nm之间或在约20与300nm之间；以及具有在约5与300纳米之间的宽度，包括其中的所有值和范围，例如在约10与200nm之间或在约20与150nm之间。

示例24提供根据示例21-23中任一个的方法，其中在栅支撑元件的侧壁上沉积栅金属包括：使用原子层沉积或化学气相沉积来在侧壁上并且在栅支撑元件之间的开口中沉积栅金属，以及使用各向异性蚀刻来垂直去除被沉积在栅支撑元件之间的开口中的栅金属的至少一部分。

示例25提供根据示例21-24中任一个的方法，进一步包括去除栅支撑元件。

示例26提供根据示例25的方法，其中去除栅支撑元件包括：使用选择性干法蚀刻来去除栅支撑元件。

示例27提供一种操作量子点器件的方法，该方法包括：作为使第一量子阱形成在量子阱堆叠中的量子阱层中的部分，将电信号提供给量子阱堆叠之上的一个或多个第一栅；作为使第二量子阱形成在量子阱堆叠中的量子阱层中的部分，将电信号提供给量子阱堆叠之上的一个或多个第二栅；以及将电信号提供给量子阱堆叠之上的一个或多个第三栅，以（1）使第三量子阱形成在量子阱堆叠中的量子阱层中，或者（2）在第一量子阱与第二量子阱之间提供势垒，其中一个或多个第一栅、一个或多个第二栅和一个或多个第三栅中的一个或多个包括基本上垂直于量子阱层而对准的金属颗粒，例如，被对准以使得这些栅中的一个或多个的至少80％金属颗粒的对准方向与垂直于量子阱层的线偏离小于约40度，例如小于约30度或小于约20度。

示例28提供根据示例27的方法，其中量子阱堆叠之上的邻近的栅被间隙间隔开。

示例29提供根据示例27或28的方法，进一步包括：利用量子点填入第一量子阱。

示例30提供一种量子计算设备，其包括量子处理设备和非量子处理设备。量子处理设备包括量子位器件层，并且进一步包括在量子位器件层之上的多个栅，以控制量子位器件层中的量子位元件的自旋态，其中多个栅中的至少一个包括基本上垂直于量子位器件层而对准的金属颗粒，例如，被对准以使得这些栅中的一个或多个的至少80％金属颗粒的对准方向与垂直于量子位器件层的线偏离小于约40度，例如小于约30度或小于约20度。非量子处理设备耦合到量子处理设备，并且被配置成控制被施加到多个栅的电压。

示例31提供根据示例30的量子计算设备，进一步包括存储器设备，以存储在量子处理设备的操作期间由形成在量子位器件层中的量子位元件的自旋态所生成的数据。

在另外的示例中，存储器设备可以被配置成存储用于要被量子处理设备执行的量子计算算法的指令。

示例32提供根据示例30或31的量子计算设备，其中量子位器件层包括量子阱堆叠，并且其中量子位元件包括在量子处理设备的操作期间形成在量子阱堆叠中的量子点。

示例33提供根据示例30-32中任一个的量子计算设备，进一步包括冷却装置，该冷却装置被配置成将量子处理设备的温度维持在5开氏度以下。

在另外的示例中，根据示例30-33中任一个的量子处理设备的至少部分可以包括根据示例1-20中任一个的任何量子器件的特征。在仍另外的示例中，根据示例30-33中任一个的量子处理设备的至少部分可以使用提供了根据示例21-26中任一个的方法的示例来制造，并且可以使用提供了根据示例27-29中任一个的方法的示例来操作。

本公开的图示实现方式的以上描述（包括摘要中描述的内容）不意图穷举或将该公开限于所公开的精确形式。尽管为了说明性目的，本文中描述该公开的具体实现方式和针对该公开的示例，但是如相关领域的技术人员将意识到的，各种等同修改在该公开的范围内是可能的。根据以上详细描述，可以对该公开进行这些修改。被用在所附权利要求中的术语不应当被解释为将该公开限制成说明书和权利要求中所公开的具体实现方式。