3D存储器件及其制造方法与流程

本发明涉及存储器技术，更具体地，涉及一种3d存储器件及其制造方法。

背景技术：

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

3d存储器件采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层和栅介质叠层，采用贯穿叠层结构的导电通道实现阵列共源，采用多个电连接结构分别实现导电通道、沟道柱以及半导体衬底与外部电路连接，采用密封环(sealring,sr)释放、阻隔3d存储器件在封装过程中产生的应力，并阻隔3d存储器件在制造、使用时的水汽，从而了保持3d存储器件的可靠性。

在现有技术中，密封环采用深槽工艺自阵列结构表面延伸至半导体衬底中，而用于连接半导体衬底与外部电路的电连接结构采用深孔工艺制造的，密封环与电连接结构在相同的工艺步骤中共同形成，然而，随着叠层结构的层数越来越多，深孔刻蚀工艺与深槽刻蚀工艺不能兼容，导致密封环的功能不能满足3d存储器件的需求。

此外，现有技术通过物理气相沉积(physicalvapordeposition,pvd)工艺在深槽中沉积金属钨形成的密封环，会使3d存储器件中氟元素含量过高(frich)，从而干扰后续工艺，导致对3d存储器失效。

技术实现要素：

本发明的目的是提供一种改进的3d存储器件及其制造方法，通过同步工艺形成第一深槽与第二深槽，避免了深孔刻蚀工艺与深槽刻蚀工艺不能兼容的问题。

根据本发明的一方面，提供一种3d存储器件，包括：半导体衬底；阵列结构，位于所述半导体衬上，包括栅叠层结构；多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；导电通道，贯穿所述栅叠层结构，并与所述半导体衬底接触；以及密封环，自所述阵列结构表面延伸至所述半导体衬底中，并围绕所述栅叠层结构，其中，所述导电通道包括填充在第一深槽中的第一导电结构，所述密封环包括填充在第二深槽中的第二导电结构，所述第一深槽和所述第二深槽由同步工艺形成。

优选的，所述第一导电结构包括第一芯部与围绕所述第一芯部的第一导电层，所述第二导电结构包括第二芯部与围绕所述第二芯部的导电层，其中，所述第一导电结构与所述第二导电结构由同步工艺形成。

优选的，所述阵列结构还包括氧化层，围绕并覆盖所述栅叠层结构，其中，所述密封环自所述氧化层表面延伸至所述半导体衬底中。

优选的，还包括多个第一电连接结构，分别贯穿部分所述氧化层与所述多个沟道柱电连接。

优选的，还包括多个第二电连接结构，位于所述栅叠层结构的两侧，自所述氧化层表面延伸至所述半导体衬底中。

优选的，所述密封环围绕所述多个第二电连接结构。

优选的，还包括：多个第三电连接结构，贯穿部分所述氧化层与所述导电通道电连接；以及第四电连接结构，贯穿部分所述氧化层与所述密封环电连接，其中，所述多个第三电连接结构与所述第四电连接结构由同步工艺形成。

优选的，还包括多个隔离层，分别位于所述导电通道与所述栅叠层结构之间以及所述密封环与所述氧化层之间。

优选的，所述第一芯部、所述第二芯部的材料包括钨或钨与多晶硅的组合。

优选的，所述第一导电层、所述第二导电层的材料包括钛和/或氮化钛。

根据本发明的另一方面，提供一种制造3d存储器件的方法，包括：在半导体衬底上形成阵列结构，包括栅叠层结构；贯穿所述栅叠层结构形成多个沟道柱，与所述半导体衬底接触；贯穿所述栅叠层结构形成导电通道，与所述半导体衬底接触；以及自所述阵列结构表面延伸至所述半导体衬底中形成密封环，所述密封环围绕所述栅叠层结构，其中，所述导电通道包括填充在第一深槽中的第一导电结构，所述密封环包括填充在第二深槽中的第二导电结构，所述第一深槽和所述第二深槽由同步工艺形成。

优选的，所述阵列结构还包括氧化层，围绕并覆盖所述栅叠层结构，其中，所述密封环自所述氧化层表面延伸至所述半导体衬底中。

优选的，形成所述导电通道的步骤包括：自所述栅叠层结构表面延伸至所述半导体衬底中形成所述第一深槽；以及在所述第一深槽中填充所述第一导电结构，所述第一导电结构包括第一芯部与围绕所述第一芯部的第一导电层。

优选的，形成所述密封环的步骤包括：自所述氧化层表面延伸至所述半导体衬底中形成第二深槽，所述第二深槽围绕所述栅叠层结构；以及在所述第二深槽中填充所述第二导电结构，所述第二导电结构包括第二芯部与围绕所述第二芯部的第二导电层，其中，所述第一导电结构与所述第二导电结构由同步工艺形成。

优选的，所述3d存储器件的制造方法还包括：贯穿所述氧化层在所述多个沟道柱上分别形成接触孔；以及在所述接触孔中填充导电材料形成第一电连接结构，所述第一电连接结构与所述沟道柱电连接。

优选的，所述3d存储器件的制造方法还包括：在所述栅叠层结构两侧自所述氧化层表面延伸至所述半导体衬底中形成多个接触孔；以及在所述接触孔中填充导电材料形成第二电连接结构，所述第二电连接结构与所述半导体衬底电连接，其中，所述密封环围绕所述多个第二电连接结构。

优选的，所述3d存储器件的制造方法还包括：贯穿所述氧化层在所述导电通道与所述密封环上分别形成接触孔；以及在所述接触孔填充导电材料分别形成与所述导电通道电连接的第三电连接结构以及与所述密封环电连接的第四电连接结构，其中，所述多个第三电连接结构与所述第四电连接结构在同步工艺中形成。

优选的，所述3d存储器件的制造方法还包括形成多个隔离层，所述多个隔离层分别位于所述导电通道与所述栅叠层结构之间以及所述密封环与所述氧化层之间。

优选的，所述第一芯部、所述第二芯部的材料包括钨或钨与多晶硅的组合。

优选的，所述第一导电层、所述第二导电层的材料包括钛和/或氮化钛。

根据本发明实施例的3d存储器件及其制造方法，通过围绕所述栅叠层结构的密封环隔绝了水汽、阻隔了应力，从而达到保护3d存储器件的目的，与现有技术相比，在本发明实施例的3d存储器件中，通过同步工艺形成第一深槽与第二深槽，并在分别在第一深槽中填充第一导电结构形成导电通道，在第二深槽中填充第二导电结构形成密封环，由于导电通道与密封环均采用深槽工艺，二者的兼容性更好，避免了深孔刻蚀工艺与深槽刻蚀工艺不能兼容的问题。

根据本发明实施例的3d存储器件及其制造方法，密封环包括第一芯部与围绕第一芯部的第一导电层，通过第一导电层增加了密封环的导电性，进一步提高了3d存储器件的性能。

此外，本发明实施例的密封环包括第一芯部与围绕第一芯部的第一导电层，代替了现有技术中完全由金属钨形成密封环的方案，避免了器件中氟元素含量过高的问题。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3d存储器件的存储单元串的等效电路图和结构示意图。

图2a示出根据本发明实施例的3d存储器件顶视图。

图2b示出根据图2a中沿a-a线的截面图。

图3至图12示出根据本发明实施例的3d存储器件制造方法的各个阶段的截面图。

图13至14b示出了根据本发明实施例的3d存储器件的效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3d存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(bit-line,bl)，第二端连接至源极线(sourceline,sl)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储晶体管m1至m4以及第二选择晶体管q2。第一选择晶体管q1的栅极连接至串选择线(selectiongatefordrain,sgd)，第二选择晶体管q2的栅极连接至源选择线(selectiongateforsource,sgs)。存储晶体管m1至m4的栅极分别连接至字线(word-line)wl1至wl4的相应字线。

如图1b所示，存储单元串100的选择晶体管q1和q2分别包括栅极导体层122和123，存储晶体管m1至m4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管q1和q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于n型的选择晶体管和控制晶体管，沟道层111可以是n型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕绕芯部侧壁的叠层结构。

在该实施例中，选择晶体管q1和q2、存储晶体管m1至m4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管q1和q2的半导体层和栅介质层以及存储晶体管m1至m4的半导体层和栅介质层。在沟道柱110中，选择晶体管q1和q2的半导体层与存储晶体管m1至m4的半导体层彼此电连接。

在写入操作中，存储单元串100利用fn隧穿效应将数据写入存储晶体管m1至m4中的选定存储晶体管。以存储晶体管m2为例，在源极线sl接地的同时，源选择线sgs偏置到大约零伏电压，使得对应于源选择线sgs的选择晶体管q2断开，串选择线sgd偏置到高电压vdd，使得对应于串选择线sgd的选择晶体管q1导通。进一步地，位线bl接地，字线wl2偏置于编程电压vpg，例如20v左右，其余字线偏置于低电压vps1。由于只有选定存储晶体管m2的字线电压高于隧穿电压，因此，该存储晶体管m2的沟道区的电子经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管m2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管m1至m4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管m2为例，字线wl2偏置于读取电压vrd，其余字线偏置于高电压vps2。存储晶体管m2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管m2的导通状态可以判断数据值。存储晶体管m1、m3和m4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管m2的导通状态。控制电路根据位线bl和源极线sl上检测的电信号判断存储晶体管m2的导通状态，从而获得存储晶体管m2中存储的数据。

图2a示出根据本发明实施例的3d存储器件顶视图，图2b示出根据图2a中沿a-a线的截面图。为了清楚起见，图2a未示出氧化层覆盖密封环与栅叠层结构等部分。

如图2a与图2b所示，本实施例中示出的3d存储器件包括：半导体衬底101、多个隔离层103、阵列结构、多个沟道柱110、多个导电通道130、密封环140、多个第一电连接结构150、多个第二电连接结构160以及多个第三电连接结构170以及多个第四电连接结构180。

阵列结构位于半导体衬底101上，包括栅叠层结构120与氧化层102，氧化层102围绕并覆盖栅叠层结构120。其中，栅叠层结构120包括交替的多个栅极导体层121、122、123和多个层间绝缘层191。其中，栅极导体层121、122、123的材料包括但不限于金属钨，氧化层102与层间绝缘层191的材料包括但不限于二氧化硅。

多个沟道柱110贯穿栅叠层结构120，并与半导体衬底101接触，沟道柱110的内部结构如图1b所示，此处不再赘述。存储单元串分别包括各自的沟道柱110所对应的部分以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层191隔开，从而形成栅叠层结构120。

导电通道130位于多个沟道柱110之间，贯穿栅叠层结构120并与半导体衬底101接触。导电通道130包括第一芯部与围绕第一芯部的第一导电层131形成的第一导电结构，并且第一导电结构填充在第一深槽中，其中，第一芯部的第一部分132a位于导电通道130的下部，第一芯部的第二部分132b位于导电通道130的上部，第一芯部的第一部分132a与第一部分132b相邻的端部之间间隔第一导电层131。

在本实施例中，第一导电层131的材料包括氮化钛和/或钛，第一芯部的第一部分132a的材料包括多晶硅，第一芯部的第二部分132b的材料包括钨。导电通道130通过第一导电层131与第一芯部的第一部分132a实现与半导体衬底101的电性连接。

密封环140自氧化层102表面延伸至半导体衬底101中，并围绕栅叠层结构120。密封环140包括第二芯部与围绕第二芯部的第二导电层141形成的第二导电结构，并且第二导电结构填充在第二深槽中，其中，第二芯部的第一部分142a位于密封环140的下部，第二芯部的第二部分142b位于密封环140的上部，第二芯部的第一部分142a与第二部分142b相邻的端部之间间隔第二导电层141。

在本实施例中，第二导电层141的材料包括氮化钛和/或钛，第二芯部的第一部分142a的材料包括金属钨，第二芯部的第二部分142b的材料包括多晶硅，密封环140通过第二导电层141与第一芯部的第一部分142a实现与半导体衬底101的电性连接。

第一深槽和第二深槽由同步工艺形成，并且第一导电结构与第二导电结构由同步工艺形成，因此，导电通道130与密封环140的内部结构、材料均相同，在一些其他实施例中，第一芯部与第二芯部均由金属钨沉积形成，导电通道130通过第一导电层131与第一芯部实现与半导体衬底101的电性连接，密封环140通过第二导电层141与第二芯部实现与半导体衬底101的电性连接。

然而本发明实施例并不限于此，本领域技术人员可根据需要对导电通道130与密封环140的材料进行其他设置。

多个隔离层103分别位于导电通道130与栅叠层结构120之间以及密封环140与氧化层102之间。位于导电通道130与栅叠层结构120之间的隔离层103用于将多个栅极导体层121、122、123与导电通道130分隔。位于密封环140与氧化层102之间的隔离层103提高了密封环140与导电通道130的外部结构的一致性。其中，隔离层103的材料包括但不限于二氧化硅。

第一电连接结构150贯穿覆盖沟道柱110的氧化层102，并与沟道柱110电连接，通过第一电连接结构150使沟道柱110连接至外部电路(例如位线)。

第二电连接结构160自氧化层102的表面延伸至半导体衬底101中，围绕栅叠层结构并被密封环140围绕，用于将半导体衬底101与外部电路连接(例如使外部电路向半导体衬底中的阱区供电)。

第三电连接结构170贯穿覆盖导电通道130的氧化层102，并与导电通道130电连接。第三电连接结构170包括第一部分171与第二部分172，其中，第一部分171为连续结构，与导电通道130的延伸方向一致，第二部分172为多个柱状结构，均匀分布在第一部分171上。第三电连接结构170经过导电通道130使半导体衬底101中的源区与外部电路连接。

第四电连接结构180，贯穿覆盖密封环140的氧化层102，并与密封环140电连接。第四电连接结构180包括第一部分181与第二部分182，其中，第一部分181为连续结构的环状结构，与密封环140的形状一致，第二部分182为多个柱状结构，均匀分布在第一部分181上。第四电连接结构180经过密封环140使半导体衬底101外部电路连接。(例如接地)。

图3至图12示出根据本发明实施例的3d存储器件制造方法的各个阶段的截面图。所述截面图沿着图2a中的aa线截取。下面将结合图3至图12对发明存储器结构的制造方法进行详细的说明。

该方法开始于已经在半导体衬底101上形成多个阱区的半导体结构(多个阱区包括高压阱区和源区)，在该实施例中，半导体衬底101例如是单晶硅衬底。

如图3所示，在半导体衬底101上形成包括绝缘叠层180的阵列结构。在该步骤中，利用沉积工艺形成包括交替堆叠的多个层间绝缘层191与多个牺牲层192。相邻的牺牲层192由层间绝缘层191彼此隔开。在该实施例中，层间绝缘层191例如由氧化硅组成，牺牲层192例如由氮化硅组成。

如下文所述，牺牲层192将置换成栅极导体层121至123，栅极导体层122连接至串选择线，栅极导体层123连接至地选择线，栅极导体层121连接至字线。为了形成从栅极导体层121至123到达地选择线、字线以及串选择线的导电通道，多个牺牲层182例如图案化为台阶状，即，每个牺牲层192的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层192的图案化步骤之后，可以采用氧化层102围绕绝缘叠层结构190。

进一步地，贯穿绝缘叠层结构190形成多个沟道孔，在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘叠层结构190中形成沟道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的第一表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在沟道孔中形成多个沟道柱110。其中，沟道柱110包括从其上部延伸至半导体衬底101的沟道层。为了清楚起见，在图3中未示出沟道柱110的内部结构。参见图2b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，沟道柱110的下端与半导体衬底101中的如下文所述的源区位置相接触。在最终的3d存储器件中，沟道柱110的上端将与布线层相连接，从而形成有效的存储单元。沟道柱110的结构例如为onop(氧化物-氮化物-氧化物-多晶硅)。

进一步地，自绝缘叠层结构表面延伸至半导体衬底101中形成栅线缝隙(第一深槽)104，自氧化层102表面延伸至半导体衬底101中形成第二深槽105，如图4所示。

在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，由同步工艺共同形成栅线缝隙104与第二深槽105。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。第二深槽105围绕绝缘叠层结构，形成环状，栅线缝隙104位于沟道柱110之间。

进一步地，经由栅线缝隙将牺牲层替换成栅极导体层从而形成栅叠层结构。

首先，采用层间绝缘层191作为蚀刻停止层，经由栅线缝隙104通过蚀刻去除牺牲层192以形成空腔106，如图5所示。

在形成空腔106时，利用栅线缝隙104作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层192从而形成空腔106。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的层间绝缘层191和牺牲层192分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用c4f8、c4f6、ch2f2和o2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙104。绝缘叠层结构中的牺牲层192的端部暴露于栅线缝隙104的开口中，因此，牺牲层192接触到蚀刻剂。蚀刻剂由栅线缝隙104的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层192。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层191去除牺牲层192。

接着，利用栅线缝隙104作为沉积物通道，采用原子层沉积(ald)，在栅线缝隙104和空腔106中填充金属层。在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨wf6，采用的还原气体例如是硅烷sih4或乙硼烷b2h6。在原子层沉积的步骤中，利用六氟化钨wf6与硅烷sih4的反应产物的化学吸附获得钨材料实现沉积过程。

最后，去除部分金属层重新形成栅线缝隙104，并形成栅极导体121至123，如图6所示。

在本实施例中，多个栅极导体121至123和层间绝缘层161交替堆叠。相应地，多个沟道柱110贯穿栅叠层结构120。

进一步的，分别在栅线缝隙与第二深槽中填充绝缘材料107，如图7所示。

在本实施例中，例如采用沉积工艺同时在栅线缝隙与第二深槽中填绝缘材料107，绝缘材料107包括但不限于二氧化硅。

进一步的，贯穿绝缘材料重新形成栅线缝隙10与4第二深槽105，并在栅线缝隙104与第二深槽105的侧壁保留部分绝缘材料作为隔离层103，如图8所示。

在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，重新形成栅线缝隙104与第二深槽105。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在延伸至半导体衬底101中一定距离后停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步的，在栅线缝隙104中填充第一导电结构，在第二深槽中105中填充第二导电结构。

覆盖栅线缝隙104的底部形成第一导电层131，并覆盖第二深槽105的底部与侧壁形成第二导电层141，如图9所示。

在本实施例中，第一导电层131与第二导电层141在相同的工艺步骤中共同形成，第一导电层131与第二导电层141的材料均为钛和/或氮化钛。

然而本发明实施例并不限于此，本领域技术人员可以根据需要对第一导电层131与第二导电层141的材料进行其他设置。

进一步的，在栅线缝隙中填充第一芯部从而形成贯穿栅叠层结构的导电通道，在第二深槽的填充第二芯部从而形成贯穿氧化层的密封环，并，如图10所示。

第一芯部的第一部分132a位于导电通道130的下部，第一芯部的第二部分132b位于导电通道130的上部，第一芯部的第一部分132a与第一部分132b相邻的端部之间间隔第一导电层131。

在本实施例中，第一导电层131的材料包括氮化钛和/或钛，第一芯部的第一部分132a的材料包括多晶硅，第一芯部的第二部分132b的材料包括钨。导电通道130通过第一导电层131与第一芯部的第一部分132a实现与半导体衬底101的电性连接。

第二芯部的第一部分142a位于密封环140的下部，第二芯部的第二部分142b位于密封环140的上部，第二芯部的第一部分142a与第二部分142b相邻的端部之间间隔第二导电层141。

在本实施例中，第二导电层141的材料包括氮化钛和/或钛，第二芯部的第一部分142a的材料包括金属钨，第二芯部的第二部分142b的材料包括多晶硅，密封环140通过第二导电层141与第一芯部的第一部分142a实现与半导体衬底101的电性连接。

由于第一深槽和第二深槽由同步工艺形成，并且第一导电结构与第二导电结构由同步工艺形成，因此，导电通道与密封环的内部结构、材料均相同，在一些其他实施例中，第一芯部与第二芯部均由金属钨沉积形成，导电通道130通过第一导电层131与第一芯部实现与半导体衬底101的电性连接，密封环通过第二导电层141与第二芯部实现与半导体衬底101的电性连接。

然而本发明实施例并不限于此，本领域技术人员可根据需要对导电通道与密封环的材料进行其他设置。

进一步的，在半导体结构上沉积继续氧化层102，如图11所示。

在该步骤中，氧化层102覆盖沟道柱110、栅叠层结构、导电通道130以及密封环140。

进一步的，形成第一电连接结构150、第二电连接结构160、第三电连接结构170以及第四电连接结构180，如图12所示。

在该步骤中，贯穿部分氧化层102分别在沟道柱上、导电通道上以及密封环上形成多个接触孔，并且在栅叠层结构两侧自氧化层102表面延伸至半导体衬底101中形成多个接触孔，

在接触孔中填充导电材料分别形成第一电连接结构150、第二电连接结构160、第三电连接结构170以及第四电连接结构180，使得第一电连接结构150与沟道柱110电连接，第二电连接结构160与半导体衬底101电连接，第三电连接结构170与导电通道130电连接，第四电连接结构180与密封环140电连接。其中，多个第三电连接结构170与第四电连接结构180在相同的步骤中共同形成，密封环140围绕第二电连接结构160。

在一些其他实施例中，由于第一电连接结构150、第二电连接结构160、第三电连接结构170以及第四电连接结构180均采用孔工艺，因此可以在相同步骤中共同形成。

图13至14b示出了根据本发明实施例的3d存储器件的效果分析示意图。其中，图13示出了现有技术中3d存储器件的结构示意图，图14a与图14b分别示出了本发明实施例与现有技术中的3d存储器件的形成步骤。

如图13所示，现有技术中的3d存储器件包括半导体衬底201、位于半导体衬底201上方的栅叠层结构、位于半导体衬底201上方并围绕覆盖栅叠层结构的氧化层202、贯穿栅叠层结构的多个沟道柱210、位于多个沟道柱210之间贯穿栅叠层结构的导电通道230、贯穿氧化层202并与沟道柱210电连接的第一电连接结构240、贯穿氧化层202并与导电通道230电连接的第二电连接结构250、自氧化层202表面延伸至半导体衬底201中并位于栅叠层结构两侧的第三电连接结构260、自氧化层202表面延伸至半导体衬底201中并围绕栅叠层结构与第三电连接结构260的密封环270。

如图14a所示，现有技术中的3d存储器件的形成步骤分别为：

在步骤s101中，形成绝缘叠层结构与沟道柱。

在步骤s102中，经光刻、刻蚀形成栅线缝隙。

在步骤s103中，置换形成栅极导体层。

在步骤s104中，填充栅线缝隙形成导电通道。

在步骤s105中，平坦化半导体器件。

在步骤s106中，同时形成多个电连接结构与密封环。

如图13与图14a所示，现有技术中的3d存储器件及其形成步骤存在下述问题。

密封环270采用深槽工艺自阵列结构表面延伸至半导体衬底201中，而由于连接半导体衬底201与外部电路的第三电连接结构260是采用深孔工艺制造的，密封环270与第三电连接结构260在同一工艺步骤中进行，然而，随着叠层结构的层数越来越多，深孔刻蚀工艺与深槽刻蚀工艺不能兼容，导致密封环的功能不能满足3d存储器件的需求。

此外，通过物理气相沉积(physicalvapordeposition,pvd)工艺在深槽中沉积金属钨形成的密封环270，会使3d存储器件中氟元素含量过高(frich)，从而干扰后续工艺，导致对3d存储器失效，并且在深槽中沉积金属钨的过程中可能会出现缝隙或断层的问题，导致密封环270不能与半导体衬底201实现有效的电性连接。

如图14b所示，并结合图3至图12，本发明实施例的3d存储器件的形成步骤分别为：

在步骤s201中，形成绝缘叠层结构与沟道柱。

在步骤s202中，经光刻、刻蚀形成第一深槽与第二深槽。

在步骤s203中，置换形成栅极导体层。

在步骤s204中，填充第一深槽与第二深槽分别形成导电通道与密封环。

在步骤s205中，平坦化半导体器件。

在步骤s206中，形成多个电连接结构。

根据本发明实施例的3d存储器件及其制造方法，通过围绕所述栅叠层结构的密封环隔绝了水汽、阻隔了应力，从而达到保护3d存储器件的目的，与现有技术相比，在本发明实施例的3d存储器件中，通过同步工艺形成第一深槽与第二深槽，并在分别在第一深槽中填充第一导电结构形成导电通道，在第二深槽中填充第二导电结构形成密封环，由于导电通道与密封环均采用深槽工艺，二者的兼容性更好，避免了深孔刻蚀工艺与深槽刻蚀工艺不能兼容的问题。

根据本发明实施例的3d存储器件及其制造方法，密封环包括第一芯部与围绕第一芯部的第一导电层，通过第一导电层增加了密封环的导电性，进一步提高了3d存储器件的性能。

根据本发明实施例的3d存储器件及其制造方法，第一芯部与围绕第一芯部的第一导电层，代替了现有技术中完全由金属钨形成密封环的方案，避免了器件中氟元素含量过高的问题。

根据本发明实施例的3d存储器件及其制造方法，由于导电通道与密封环在相同步骤中共同形成，第一电连接结构至第四电连接结构均包括孔的刻蚀工艺，因此兼容性较好，可以在相同步骤中共同形成。

此外，本发明实施例在未改变导电通道的制造工艺的前提下，实现了导电通道与密封环在同步工艺中共同形成，从而简化了现有技术同时形成多个电连接结构与密封环的步骤，节约了制备成本。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。