一种半沟槽离子注入的混合PiN肖特基二极管的制作方法

本发明属于微电子技术领域，具体涉及一种半沟槽离子注入的混合pin肖特基二极管。

背景技术：

随着微电子技术的发展，半导体材料碳化硅具有的较大禁带宽度，较高临界击穿电场，高热导率和高电子饱和漂移速度等优良物理和化学特性被广泛应用于半导体器件的制作，尤其适合于制作高温、高压、大功率及抗辐照的半导体器件。半导体器件作为电力电子器件，具有导通电阻小、漏电流小、开关时间短、抗浪涌能力强等特点，被广泛应用于电路中。

传统的槽型结构的肖特基二极管，每个沟槽处都是p型区，每个沟槽两侧都有侧壁。

由于传统的槽型结构的肖特基二极管的p型区欧姆接触面积较大，这就使得在肖特基二极管器件正向导通的情况下，肖特基的导电沟道变窄，即电流的通路变窄，导致肖特基二极管器件正常工作的情况下导通电阻过大，从而降低器件的性能，降低器件可靠性。

技术实现要素：

为了解决现有技术中存在的上述问题，本发明提供了一种半沟槽离子注入的混合pin肖特基二极管。本发明要解决的技术问题通过以下技术方案实现：

一种半沟槽离子注入的混合pin肖特基二极管，包括：

n⁺衬底区；

漂移层，位于所述n⁺衬底区上，所述漂移层的表面至少包括两个沟槽及处于相邻两个所述沟槽之间的一个凸起结构；

p型区，包括：沟槽底部p型区和沟槽侧壁p型区，其中，所述沟槽底部p型区位于所述沟槽的底部下方，所述沟槽侧壁p型区位于所述凸起结构的下方；

金属层，包括：第一部分金属层和第二部分金属层，所述第一部分金属层与一部分所述漂移层形成肖特基接触，所述第二部分金属层与所述p型区形成欧姆接触；

第一部分阳极，位于所述肖特基接触、所述欧姆接触的表面。

在本发明的一个实施例中，所述欧姆接触包括：第一欧姆接触和第二欧姆接触，其中，

所述第二部分金属层分别与所述沟槽底部p型区、所述沟槽侧壁p型区形成所述第一欧姆接触、所述第二欧姆接触。

在本发明的一个实施例中，所述沟槽侧壁p型区的第一侧边与所述沟槽的第一侧壁、所述沟槽底部p型区的第一侧边相互贴合。

在本发明的一个实施例中，所述沟槽侧壁p型区的高度等于所述沟槽的高度与所述沟槽底部p型区的高度之和。

在本发明的一个实施例中，所述沟槽底部p型区的宽度≤所述沟槽的宽度。

在本发明的一个实施例中，所有所述沟槽底部p型区的宽度、高度对应相等。

在本发明的一个实施例中，所有所述沟槽侧壁p型区的宽度、高度对应相等。

在本发明的一个实施例中，所有所述沟槽的宽度、高度对应相等。

本发明的有益效果：

本发明采用沟槽底部p型区与沟槽侧壁p型区的半沟槽离子注入的混合结构，减小了肖特基二极管器件p型区欧姆接触的面积，使得肖特基结的导电沟道变宽，即电流的通路变宽，在漏电流减小不大的情况下显著减小了肖特基二极管器件正常工作时的导通电阻，从而提高了肖特基二极管器件的性能及可靠性。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种半沟槽离子注入的混合pin肖特基二极管结构示意图；

图2是本发明实施例提供的另一种半沟槽离子注入的混合pin肖特基二极管结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的一种半沟槽离子注入的混合pin肖特基二极管结构示意图。

本发明实施例提供了一种半沟槽离子注入的混合pin肖特基二极管，包括：

n⁺衬底区1，其中，所述n⁺衬底区1是高掺杂的n型碳化硅，所述n型碳化硅是磷材料与碳化硅材料的掺杂，其磷材料的掺杂浓度为≥1×10¹⁹/cm^-3。

具体地，所述n型碳化硅的厚度为：200μm-500μm。

进一步地，在所述高掺杂的n型碳化硅底部铺上第一金属层，再在所述第一金属层的底部铺上第二金属层，最后再用导线从第二金属层引出来后形成阴极。

具体地，所述第一金属层为金属ni，其厚度为：50-100nm；

进一步地，所述第二金属层为ti/ni/ag的金属堆叠，其厚度为：2-5μm。

优选地，所述导线可以是金属铜。

进一步地，用金属铜从所述第二金属层的ag层引出来后形成所述阴极。

漂移层2，位于所述n⁺衬底区1上，所述漂移层2的表面至少包括两个沟槽3及处于相邻两个所述沟槽3之间的一个凸起结构4。

具体地，所述漂移层2是磷材料与碳化硅材料的掺杂，其中，磷材料的掺杂浓度根据所需肖特基二极管的击穿电压确定，例如：所述肖特基二极管的击穿电压为1200v时，所述磷掺杂浓度为1×10¹⁵/cm^-3。

进一步地，所述漂移层2的厚度根据所需肖特基二极管的击穿电压确定，例如：所述肖特基二极管的击穿电压为1200v时，所述漂移层2的厚度为10μm。

进一步地，所有所述沟槽3通过所述凸起结构4间隔连接，所述沟槽3与所述凸起结构4形成凹凸结构，且所有所述沟槽3的宽度、高度对应相等，所有所述凸起结构4的宽度也对应相等。

p型区，所述p型区包括：沟槽底部p型区5和沟槽侧壁p型区6，其中，所述沟槽底部p型区5位于所述沟槽3的底部下方，所述沟槽侧壁p型区6位于所述凸起结构4的下方。

所述沟槽底部p型区5为掺杂硼的碳化硅材料，其硼材料的掺杂浓度≥1×10¹⁹/cm^-3。

所述沟槽侧壁p型区6为掺杂硼的碳化硅材料，其硼材料的掺杂浓度≥1×10¹⁹/cm^-3。

进一步地，所述沟槽底部p型区5和所述沟槽侧壁p型区6为高斯掺杂，所述高斯掺杂的结深为1.0μm。

具体地，请参见图2，图2是本发明实施例提供的另一种半沟槽离子注入的混合pin肖特基二极管结构示意图，所述沟槽侧壁p型区6的第一侧边如标号19所示，所述沟槽3的第一侧壁如标号20所示，所述沟槽底部p型区5的第一侧边如标号18所示。

进一步地，所述沟槽侧壁p型区6的第一侧边19的上端与所述沟槽3的第一侧壁20相互贴合，所述槽侧壁p型区6的第一侧边19的下端与所述沟槽底部p型区5的第一侧边18相互贴合。

具体地，请再次参见图2，所述沟槽侧壁p型区6的顶端如标号27所示，所述沟槽底部p型区5的顶端如标号26所示。

进一步地，所述沟槽侧壁p型区6的顶端27与一部分所述凸起结构4相互贴合，所述沟槽底部p型区5的顶端26与所述沟槽3底部相互贴合。

在本发明的一个实施例中，所述沟槽侧壁p型区6的高度等于所述沟槽3的高度与所述沟槽底部p型区5的高度之和。

具体地，请再次参见图2，所述沟槽3的高度如标号14所示，所述沟槽底部p型区5的高度如标号17所示，即所述沟槽侧壁p型区6的高度等于所述沟槽3的高度14与所述沟槽底部p型区5的高度17之和。

进一步地，所述沟槽3的高度14即所述沟槽3的结深，所述沟槽底部p型区5的高度17即所述沟槽底部p型区5的结深。

优选地，所述沟槽3的高度14≤5μm。

具体地，请再次参见图2，所述沟槽底部p型区5的高度如标号17所示，所述沟槽底部p型区5的高度17≤1μm。

优选地，所述沟槽底部p型区5的高度17为1μm。

在本发明的一个实施例中，所述沟槽侧壁p型区6的宽度≤0.3μm。

具体地，请再次参见图2，所述沟槽侧壁p型区6的宽度如标号11所示，即所述沟槽侧壁p型区6的宽度11≤0.3μm。

进一步地，所述沟槽侧壁p型区6的宽度11即所述沟槽侧壁p型区6的结深。

在本发明的一个实施例中，所述沟槽底部p型区5的宽度≤所述沟槽3的宽度。

具体地，请再次参见图2，所述沟槽底部p型区5的宽度如标号10所示，所述沟槽3的宽度如标号13所示，即所述沟槽底部p型区5的宽度10≤所述沟槽3的宽度13。

进一步地，只需满足所述沟槽底部p型区5的第一侧边与所述沟槽侧壁p型区6的第一侧边相互贴合，所述沟槽侧壁p型区6的顶端与所述凸起结构4相互贴合，所述沟槽底部p型区5的顶端与所述沟槽3底部相互贴合，所述沟槽底部p型区5的宽度10在所述沟槽3的宽度13的范围内可变，且其他不同位置的所述沟槽底部p型区5的宽度10对应改变。

在本发明的一个实施例中，所有所述沟槽底部p型区5的宽度、高度对应相等。

以上，本发明采用所述沟槽底部p型区5与沟槽侧壁p型区6的混合结构，减小了肖特基二极管器件p型区欧姆接触的面积，使得肖特基结的导电沟道变宽，即电流的通路变宽，在漏电流减小不大的情况下显著减小了肖特基二极管器件正常工作时的导通电阻，从而提高了肖特基二极管器件的性能及可靠性。

具体地，请再次参见图2，所述沟槽3与所述凸起结构4形成连续重复的凹凸结构，所有所述沟槽底部p型区5的宽度、高度对应相等，且位置对应相同。

在本发明的一个实施例中，所有所述沟槽侧壁p型区6的宽度、高度对应相等。

具体地，请再次参见图2，所述沟槽3与所述凸起结构4形成连续重复的凹凸结构，所有所述沟槽侧壁p型区6的宽度、高度对应相等，且位置对应相同。

在本发明的一个实施例中，所有所述沟槽3的宽度、高度对应相等。

具体地，请再次参见图2，所述沟槽3与所述凸起结构4形成连续重复的凹凸结构，所有所述沟槽3的宽度、高度对应相等，且位置对应相同。

在本发明的一个实施例中，还包括：二氧化硅钝化层8，其中，所述二氧化硅钝化层8包括：纵向钝化层和横向钝化层，所述纵向钝化层的一侧边和所述横向钝化层的一侧边平齐堆叠后形成l形，且此平齐边与所述沟槽3的第二侧壁相互贴合。

具体地，请再次参见图2，所述纵向钝化层第一侧边如标号22所示，所述沟槽3的第二侧壁如标号21所示，所述横向钝化层的第一侧边如标号28所示，所述横向钝化层的第二侧边如标号29所示。

进一步地，所述纵向钝化层的第一侧边22和所述横向钝化层的第二侧边29平齐堆叠后形成l形，且此平齐边与所述沟槽3的第二侧壁21相互贴合。

所述横向钝化层的宽度等于所述沟槽3的宽度减去所述沟槽底部p型区5的宽度。

具体地，请再次参见图2，所述横向钝化层的宽度如标号12所示。

进一步地，所述横向钝化层的宽度12等于所述沟槽3的宽度13减去所述槽底部p型区5的宽度10。

所述纵向钝化层的高度等于所述沟槽3的高度减去所述横向钝化层的高度。

具体地，请再次参见图2，所述纵向钝化层的高度等于所述沟槽3的高度14减去所述横向钝化层的高度23。

所述纵向钝化层的宽度等于所述横向钝化层的高度。

具体地，请再次参见图2，所述纵向钝化层的宽度如标号24所示，所述横向钝化层的高度如标号23所示。

进一步地，所述纵向钝化层的宽度24等于所述横向钝化层的高度23。

所述二氧化硅钝化层8的作用是防止在所述沟槽3的第二侧壁21、所述沟槽底部宽度标号12处形成电极。

金属层，包括：第一部分金属层和第二部分金属层，所述第一部分金属层与一部分所述漂移层2形成肖特基接触71，所述第二部分金属层与所述p型区形成欧姆接触。

具体地，请再次参见图2，所述第一部分金属层与所述凸起结构4的接触宽度如标号16所示，所述凸起结构4的宽度如标号15所示，其中，标号16的宽度等于所述凸起结构4的宽度15减去所述沟槽侧壁p型区6的宽度11。

进一步地，所述第一部分金属层与所述凸起结构4的接触宽度为16后形成所述肖特基接触71。

所述欧姆接触包括：第一欧姆接触72和第二欧姆接触73，其中，

所述第二部分金属层分别与所述沟槽底部p型区5、所述沟槽侧壁p型区6形成所述第一欧姆接触72、所述第二欧姆接触73。

具体地，请再次参见图2，所述沟槽底部p型区5的顶部如标号26所示，所述沟槽侧壁p型区6的顶部如标号27所示；

进一步地，一部分所述第二部分金属层与所述沟槽底部p型区5的顶部26接触后形成所述第一欧姆接触72，一部分所述第二部分金属层与所述沟槽侧壁p型区6的顶部27接触后形成所述第二欧姆接触73。

进一步地，所述肖特基接触与所述欧姆接触的厚度相同，即为所述金属层的厚度。

具体地，请再次参见图2，所述金属层的厚度如标号25所示，即所述肖特基接触的厚度、所述欧姆接触的厚度同标号25。

优选地，所述金属层厚度为200-400nm，即所述肖特基接触的厚度、所述欧姆接触的厚度为200-400nm。

进一步地，请再次参见图2，所述欧姆接触的宽度等于所述沟槽底部p型区5的宽度10与所述沟槽侧壁p型区6的宽度11之和，所述肖特基接触的宽度等于所述标号16。

第一部分阳极9，位于所述肖特基接触71、所述欧姆接触的表面，且位于所述二氧化硅钝化层8的表面。

具体地，本发明所述肖特基二极管的阳极包括：所述肖特基接触71、所述欧姆接触和所述第一部分阳极9。

具体地，请再次参见图2，在所述肖特基接触71、所述第一欧姆接触72、所述第二欧姆接触73、所述纵向钝化层、所述横向钝化层的表面铺第三金属层，再在所述第三金属层的表面铺第四金属层将所述凹槽填平，最后再用导线从所述第四金属层引出来后形成阳极。

进一步地，所述第一部分阳极9包括：第三金属层和第四金属层。

具体地，所述第三金属层为金属ti，其厚度为：50-100nm；

进一步地，所述第四金属层为金属al或者ag，其厚度为：2-5μm。

优选地，所述导线可以为金属铜。

本发明的有益效果：

本发明采用沟槽底部p型区与沟槽侧壁p型区的半沟槽离子注入的混合结构，减小了肖特基二极管器件p型区欧姆接触的面积，使得肖特基结的导电沟道变宽，即电流的通路变宽，在漏电流减小不大的情况下显著减小了肖特基二极管器件正常工作时的导通电阻，从而提高了肖特基二极管器件的性能及可靠性。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。