薄膜晶体管及其制造方法、阵列基板和电子装置与流程

本发明的实施例涉及一种薄膜晶体管及其制造方法、阵列基板和电子装置。

背景技术：

在显示领域，作为其产业核心的薄膜晶体管(thinfilmtransistor，简称tft)受到愈来愈多的关注。薄膜晶体管例如通常包括栅极、栅极绝缘层、有源层、源电极和漏电极等结构。

薄膜晶体管技术可以应用于各种显示装置中，例如液晶显示器、有机发光二极管显示器、电子纸显示器等显示器件以及包括这些显示器件的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件。在显示装置中，薄膜晶体管例如可以类似于一个开关的作用，例如在栅极控制下，外部数据信号可以通过薄膜晶体管向显示装置中的像素电极实施充电和放电。在显示装置中，薄膜晶体管例如通常会具有关态漏电流，这将导致相应像素电极上的被充电的电荷流失。

技术实现要素：

本发明至少一个实施例提供一种薄膜晶体管的制造方法，包括：形成有源层；在有源层上形成栅绝缘层和栅极，栅绝缘层包括位于有源层上的第一部分、在第一部分两侧的第三部分、在第一部分和至少一侧的第三部分之间的第二部分，第二部分的厚度大于第三部分的厚度，栅极与第一部分重叠；以及以栅极为掩模对有源层进行离子掺杂，在有源层中形成沟道区、源极区、漏极区和轻掺杂漏极区；其中，轻掺杂漏极区与第二部分重叠，位于源极区与沟道区和/或漏极区与沟道区之间，源极区和漏极区与第三部分重叠。

例如，在本发明一实施例提供的方法中，在有源层上形成栅绝缘层包括：在有源层上形成栅绝缘层薄膜；通过光刻工艺对栅绝缘层薄膜进行构图，以形成包括第一部分、第二部分、第三部分的栅绝缘层。

例如，在本发明一实施例提供的方法中，第二部分包括从第一部分向第三部分倾斜的斜面部分或从第一部分向第三部分延伸的阶梯部分。

例如，在本发明一实施例提供的方法中，在有源层上形成栅绝缘层和栅极包括：在有源层上形成栅绝缘层薄膜；在栅绝缘层薄膜上形成栅极；以栅极为掩模，对栅绝缘层薄膜进行刻蚀，以形成包括第一部分、第二部分、第三部分的栅绝缘层。

例如，在本发明一实施例提供的方法中，在栅极上保留有用于形成栅极的光刻胶图案的情况下，以栅极为掩模对栅绝缘层薄膜进行刻蚀。

例如，在本发明一实施例提供的方法中，刻蚀方法为干法刻蚀。

例如，在本发明一实施例提供的方法中，离子掺杂包括：控制离子注入剂量和离子注入深度，以使离子注入剂量的峰值位置不超过源极区和漏极区的表面。

例如，在本发明一实施例提供的方法中，有源层的材料为多晶硅，且掺杂离子包括n型离子或p型离子。

例如，本发明一实施例提供的方法还包括：形成源极，源极与源极区电连接；以及形成漏极，漏极与源极相对并与漏极区电连接。

本发明至少一个实施例提供一种薄膜晶体管，该薄膜晶体管包括有源层、栅绝缘层和栅极。有源层包括沟道区、源极区、漏极区和轻掺杂漏极区，其中，轻掺杂漏极区位于源极区与沟道区和/或漏极区与沟道区之间；栅绝缘层包括位于有源层上的第一部分、在第一部分两侧的第三部分、在第一部分和至少一侧的第三部分之间的第二部分，轻掺杂漏极区与第二部分重叠，源极区和漏极区与第三部分重叠，且第二部分的厚度大于第三部分的厚度；栅极设置于栅绝缘层上且与第一部分重叠。

例如，本发明一实施例提供的薄膜晶体管还包括层间绝缘层，其中，层间绝缘层设置在栅极、栅绝缘层以及有源层上且具有暴露源极区和漏极区的过孔。

例如，本发明一实施例提供的薄膜晶体管还包括：源极，通过过孔与源极区电连接；以及漏极，与源极相对设置且通过过孔与漏极区电连接。

例如，在本发明一实施例提供的薄膜晶体管中，有源层的材料为多晶硅，源极区和漏极区为n掺杂或p掺杂。

本发明至少一个实施例提供一种阵列基板，该阵列基板包括本发明任一实施例的薄膜晶体管。

本发明至少一个实施例提供一种电子装置，该电子装置包括本发明任一实施例的薄膜晶体管。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。

图1a-图1g示出了根据本发明实施例一提供的薄膜晶体管在制造过程中的剖视图；

图2示出了根据本发明实施例一提供的另一薄膜晶体管的剖面结构示意图；

图3a-图3f示出了根据图2提供的薄膜晶体管在制造过程中的剖视图；

图4示出了根据本发明实施例二提供的薄膜晶体管的剖面结构示意图；

图5示出了根据本发明实施例三提供的阵列基板的剖面结构示意图；

图6示出了根据本发明实施例三提供的显示装置的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

薄膜晶体管例如通常包括栅极、源极、漏极、栅绝缘层和有源层等结构，其中，有源层例如通常包括源极区、漏极区和位于源极区和漏极区之间的沟道区等组成部分。阵列基板中通常包括多个子像素单元，每个子像素单元一般包含至少一个薄膜晶体管作为开关元件。薄膜晶体管通常会具有不希望的关态漏电流。

漏电流是阵列基板例如低温多晶硅薄膜晶体管构成的阵列基板中的一种常见的不良现象。当薄膜晶体管产生漏电流时，通常会导致包括该薄膜晶体管的阵列基板的显示装置的对比度下降，从而不利于显示装置的显示画质。为有效改善薄膜晶体管的漏电流的问题，例如可以在薄膜晶体管的有源层中的源极区和沟道区之间或漏极区与沟道区之间设置轻掺杂漏极区，该轻掺杂漏极区可以防止源极区和漏极区之间的电场快速增强，并且还可以抑制随着沟道区长度的减小产生的热载流子效应，因此可以有效降低薄膜晶体管的漏电流现象。

为了在有源层内形成轻掺杂漏极区，例如可以通过采用专门的轻掺杂漏极掩模，通过增加一道曝光、显影、刻蚀、剥离等工艺来形成轻掺杂漏极区，但该方法增加了一轮掩模工序，增加了生产成本；或者，例如可以以栅极掩模为基础，通过栅极光刻胶为掩模来形成轻掺杂漏极区，该工艺步骤例如可以依次为：栅极薄膜沉积->曝光->刻蚀->一次离子注入->光刻胶灰化->栅极层刻蚀->光刻胶剥离->二次离子注入->轻掺杂漏极区，但该方法过程复杂，制程时间长且生产成本比较高。

本发明至少一个实施例提供一种薄膜晶体管的制造方法，该方法包括：形成有源层；在有源层上形成栅绝缘层和栅极，栅绝缘层包括位于有源层上的第一部分、在第一部分两侧的第三部分、在第一部分和至少一侧的第三部分之间的第二部分，第二部分的厚度大于第三部分的厚度，栅极与第一部分重叠；以及以栅极为掩模对有源层进行离子掺杂，在有源层中形成沟道区、源极区、漏极区和轻掺杂漏极区；其中，轻掺杂漏极区与第二部分重叠，位于源极区与沟道区和/或漏极区与沟道区之间，源极区和漏极区与第三部分重叠。

在上述实施例提供的薄膜晶体管的制造方法中，通过对栅绝缘层的图案设计，或者还可以进一步配合离子注入工艺的深度调整，在薄膜晶体管的有源层内形成轻掺杂漏极区，有效降低了薄膜晶体管的漏电流。该制造方法可简化制程工艺，并且可降低生产成本。

下面通过几个具体的实施例进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。

实施例一

本实施例提供一种薄膜晶体管100的制造方法，图1a-图1g示出了根据该实施例提供的薄膜晶体管在制造过程中的剖视图。下面将参照图1a-图1g来详细描述根据该实施例提供的薄膜晶体管的制造工艺。

如图1a所示，首先提供衬底基板101，该衬底基板101例如可以是玻璃基板、石英基板、塑料基板或其它适合材料的基板。

如图1a所示，例如可以在衬底基板101上依次形成缓冲层102、有源层103、栅绝缘层薄膜104和栅极金属层105。

在提供衬底基板101之后，缓冲层102例如可以形成在衬底基板101上。该缓冲层102例如可以防止衬底基板101中的杂质离子扩散到之后形成的包括薄膜晶体管等电路层之中，防止对薄膜晶体管元件的阈值电压和漏电流等特性产生影响；同时，该缓冲层102例如还可以平坦化衬底基板101的表面。该缓冲层102的材料的示例包括sinx、siox或其它适合的材料，本实施例对此不做限定。

如图1a所示，在形成缓冲层102之后，在缓冲层102上沉积例如非晶硅层，并对非晶硅层例如采用光刻工艺进行构图，以形成有源层103。有源层103例如可以通过等离子体增强化学气相沉积(pecvd)方法、常压cvd(apcvd)等方法沉积。

采用光刻工艺形成非晶硅有源层103例如可以包括：在缓冲层102上沉积非晶硅层之后，在非晶硅层的整个表面上形成光刻胶层(图中未示出)。通过包括曝光工序以及显影工序的光刻法处理对光刻胶层构图，以在非晶硅层上形成具有与所需形状的有源层103对应形状的光刻胶图案。然后利用上述光刻胶图案作为蚀刻掩模对非晶硅层构图，以在缓冲层102上形成有源层103。

在本实施例中，有源层103的材料的示例包括非晶硅、多晶硅、金属氧化物半导体材料例如igzo或任何其它适合的材料。

当有源层103由多晶硅材料构成时，形成多晶硅有源层103的方法例如可以包括：在缓冲层102上沉积非晶硅层之后，在非晶硅层上的选择位置处(通常是后续形成源/漏区域处)采用溅射方法沉积诱导金属，然后进行退火处理，例如可以为rta(快速热退火)、ela(准分子激光退火)或炉退火等退火方法。在退火过程中，非晶硅层与金属直接接触的区域首先发生金属诱导晶化(metal-inducedcrystallization，mic)，形成mic多晶硅区域，随后多晶硅晶粒横向生长入没有与金属直接接触的非晶硅区域，进而形成金属诱导横向晶化(metal-inducedlateralcrystallization，milc)的多晶硅区域。这样，非晶硅层晶化转变为多晶硅层。然后，在多晶硅层的整个表面上形成光刻胶层(图中未示出)，通过包括曝光工序以及显影工序的光刻法处理对光刻胶层构图，以在多晶硅层上形成具有与所需形状的有源层103对应形状的光刻胶图案。然后，利用上述光刻胶图案作为蚀刻掩模对多晶硅层构图，以在缓冲层102上形成图案化的多晶硅有源层103。

如图1a所示，在有源层103上沉积栅绝缘层薄膜104，该栅绝缘层薄膜104覆盖有源层103。栅绝缘层薄膜104例如可以通过等离子体增强化学气相沉积(pecvd)方法、常压cvd(apcvd)等方法沉积。该栅绝缘层薄膜104的材料的示例包括sinx、siox或其它适合的材料，本实施例对此不做限定。

在形成栅绝缘层薄膜104之后，在栅绝缘层薄膜104上沉积栅极金属层105，栅极金属层105例如可以通过磁控溅射等方法沉积。该栅极金属层105的材料的示例包括铝、铝合金、铜、铜合金或其它适合的材料，本实施例对此不做限定。

如图1b所示，采用光刻工艺形成栅极1051例如可以包括：在栅绝缘层薄膜104上沉积栅极金属层105之后，在栅极金属层105的整个表面上形成光刻胶层(图中未示出)。通过包括曝光工序以及显影工序的光刻法处理对光刻胶层构图，以在栅绝缘层薄膜104上形成具有与所需形状的栅极1051对应形状的光刻胶图案。然后，利用上述光刻胶图案作为蚀刻掩模对栅极金属层105构图，以在栅绝缘层薄膜104上形成栅极1051。

如图1c所示，将用于形成栅极1051的光刻胶图案剥离，然后以栅极1051为掩模，对栅绝缘层薄膜104进行刻蚀，以在有源层103上形成栅绝缘层104。该栅绝缘层104例如可以包括第一部分1041、在第一部分1041两侧的第三部分1043、在第一部分1041和至少一侧的第三部分1043之间的第二部分1042。在本实施例中，第二部分1042位于第一部分1041和每一侧的第三部分1043之间，也即第二部分1042在第一部分1041和其两侧的第三部分1043之间；当然，第二部分1042的位置关系并不限于此，例如，在本实施例的另一示例中，第二部分1042也可以在第一部分1041和其某一侧的第三部分1043之间。

如图1c所示，第一部分1041与栅极1051重叠，第二部分1042紧邻栅极1051的侧边缘且形状为从第一部分1041向第三部分1043倾斜的斜面。值得注意的是，由于栅绝缘层104是以栅极1051为掩模构图形成的，因此紧邻栅极1051侧边缘的第二部分1042的斜面坡度角可以基本上等于栅极1051侧边缘的斜面坡度角。如图1c所示，由于第二部分1042为具有坡度的斜面部分，第三部分1043为平坦部分，因此在对栅绝缘层薄膜104相同条件的刻蚀情况下，形成的第二部分1042的厚度大于形成的第三部分1043的厚度。在本实施例中，用于栅绝缘层104的刻蚀方法例如可以为干法刻蚀，刻蚀的时间、速率、刻蚀气体的选择等可以根据工艺设计的需求进行相应调整，本实施例对此不做限定。

在形成栅绝缘层104时，或者如图1d所示，保留用于形成栅极1051的光刻胶图案110，以栅极光刻胶110和栅极1051共同为掩模，对栅绝缘层薄膜104进行刻蚀，然后通过剥离工艺将栅极光刻胶110剥离，以在有源层103上形成包括第一部分1041、第二部分1042和第三部分1043的栅绝缘层104。

如图1e所示，在有源层103上形成栅极1051和栅绝缘层104之后，以栅极1051为掩模对有源层103进行离子掺杂，以在有源层103内形成沟道区1031、轻掺杂漏极区1032和源/漏极区1033。如图1e所示，形成的沟道区1031与栅绝缘层104的第一部分1041和栅极1051重叠；形成的轻掺杂漏极区1032与栅绝缘层104的第二部分1042重叠，且位于源极区1033与沟道区1031和漏极区1033与沟道区1031之间；形成的源/漏极区1033与栅绝缘层104的第三部分1043重叠。

在相同掺杂条件下可以在有源层103内形成轻掺杂漏极区1032和源/漏极区1033的原因为：当以栅极1051为掩模对有源层103进行离子掺杂时，由于栅极1051下方的栅绝缘层104的第二部分1042的厚度大于第三部分1043的厚度，所以在相同掺杂条件下，与第二部分1042重叠的有源层103区域的离子掺杂剂量会小于与第三部分1043重叠的有源层103区域的离子掺杂剂量。而且，通过控制离子注入剂量和离子注入深度，例如当离子注入剂量的峰值位置接近与第三部分1043重叠的有源层103区域的表面时，此时与第二部分1042重叠的有源层103区域的离子注入剂量的峰值还远未达到对应的区域表面，因此，在与第二部分1042重叠的有源层103区域内形成轻掺杂漏极区1032，在与第三部分1043重叠的有源层103区域内形成源/漏极区1033。当然，本公开的实施例并不限于该示例，例如当离子注入剂量的峰值位置尚未达到与第三部分1043重叠的有源层103区域的表面时，或者略微超过与第三部分1043重叠的有源层103区域的表面时，也可以形成轻掺杂漏极区1032。影响离子注入深度的因素包括离子注入所采用的离子种类、采用的注入能量、栅绝缘层的材料性质等，例如，可以通过多次试验得到相应的参数。

需要说明的是，在本实施例中，轻掺杂漏极区1032并不是意味着绝对的低浓度离子掺杂，而是与源/漏极区1033的离子掺杂浓度相比，轻掺杂漏极区1032的离子掺杂浓度低于源/漏极区1033的离子掺杂浓度。在本实施例中，用于掺杂的离子根据需要例如包括n型离子或p型离子等。通过本实施例提供的工艺方法形成轻掺杂漏极区1032，不需要单独设计轻掺杂漏极区掩模板或者通过两轮离子注入工艺实现轻掺杂漏极区，因此简化了制程工艺，降低了生产成本。

如图1f所示，在有源层103内形成沟道区1031、轻掺杂漏极区1032和源/漏极区1033之后，在栅极1051上沉积层间绝缘层薄膜106，通过光刻工艺对层间绝缘层薄膜106进行构图，以形成层间绝缘层106。该层间绝缘层106具有暴露源极区1033的过孔1061和暴露漏极区1033的过孔1062。形成的该层间绝缘层106覆盖栅极1051、栅绝缘层104以及有源层103。层间绝缘层106的材料的示例包括sinx、siox或其它适合的材料。

如图1g所示，在层间绝缘层106上形成源极1071和漏极1072，源极1071通过过孔1061与有源层103的源极区1033电连接，漏极1072与源极1071相对形成且通过过孔1062与有源层103的漏极区1033电连接。源极1071和/或漏极1072的材料的示例包括铝、铝合金、铜、铜合金或其它适合的材料。

在本实施例提供的薄膜晶体管100中，以栅极1051为掩模形成栅绝缘层104，该栅绝缘层104包括第一部分1041、第二部分1042以及第三部分1043且第二部分1042的厚度大于第三部分1043的厚度，同时还可以配合离子注入工艺的深度调整，在相同的离子掺杂条件下实现了在薄膜晶体管中形成轻掺杂漏极区1032和源/漏极区1033，轻掺杂漏极区1032与第二部分1042重叠，源/漏极区1033与第三部分1043重叠。通过本实施例提供的方法在薄膜晶体管中形成轻掺杂漏极区1032，简化了制程工艺，降低了生产成本。并且通过在薄膜晶体管100中形成轻掺杂漏极区1032，有效降低了薄膜晶体管的漏电流，从而有效改善了包括该薄膜晶体管作为子像素单元的开关元件的阵列基板的对比度，提升了阵列基板的显示画质。

图2示出了本实施例的另一示例中薄膜晶体管200的剖面结构示意图，图3a-图3f示出了根据图2提供的薄膜晶体管在制造过程中的剖视图。

参考图2和图3a-图3f，除了栅绝缘层104的形状以及形成方法外，该示例的薄膜晶体管的形成工艺与图1a-图1g中描述的薄膜晶体管的形成工艺基本相同。因此在本示例中，与图1a–图1g中具有相同标号的构成要素的详细形成工艺将基于对图1a-图1g的说明，并且以下将主要讨论不同的部分。

参考图3a，首先提供衬底基板101，衬底基板101例如可以是玻璃基板、石英基板、塑料基板或其它适合材料的基板。然后在衬底基板101上依次形成缓冲层102、有源层103和栅绝缘层薄膜14。缓冲层102、有源层103和栅绝缘层薄膜14的形成方式例如可以参照图1a中描述的方法，在此不再赘述。

如图3b所示，在形成栅绝缘层薄膜14之后，通过光刻工艺对栅绝缘层薄膜14进行构图，以形成栅绝缘层14。该栅绝缘层14例如可以包括第一部分141、在第一部分141两侧的第三部分143、在第一部分141和至少一侧的第三部分143之间的第二部分142，在本示例中，第二部分142位于第一部分141和每一侧的第三部分143之间，也即第二部分142在第一部分141和其两侧的第三部分143之间；当然，第二部分142的位置关系并不限于此，例如，在另一示例中，第二部分142也可以在第一部分141和其某一侧的第三部分143之间。

如图3b所示，第二部分142包括从第一部分141向第三部分143延伸的阶梯部分，且形成的第二部分142的厚度大于形成的第三部分143的厚度。在本实施例中，用于栅绝缘层14的刻蚀方法例如可以为干法刻蚀。该栅绝缘层14的材料的示例包括sinx、siox或其它适合的材料，本实施例对此不做限定。

如图3c所示，在栅绝缘层14上例如可以通过磁控溅射等方法沉积栅极金属层(图中未示出)，通过光刻工艺对栅极金属层进行构图，以形成栅极1051。形成的栅极1051与栅绝缘层14的第一部分141重叠。该栅极1051的材料的示例包括铝、铝合金、铜、铜合金或其它适合的材料，本示例对此不做限定。

如图3d所示，在栅绝缘层14上形成栅极1051之后，以栅极1051为掩模对有源层103进行离子掺杂，以在有源层103内形成沟道区1031、轻掺杂漏极区1032和源/漏极区1033。形成的沟道区1031与栅绝缘层14的第一部分141和栅极1051重叠；形成的轻掺杂漏极区1032与栅绝缘层14的第二部分142重叠，且位于源极区1033与沟道区1031和漏极区1033与沟道区1031之间；形成的源/漏极区1033与栅绝缘层14的第三部分143重叠。具体的形成工艺可参照图1e描述的部分，在此不再赘述。

然后，如图3e-图3f中所示，在栅极1051上形成层间绝缘层106以及在层间绝缘层106上形成源极1071和漏极1072，从而构成薄膜晶体管200。

在本示例提供的薄膜晶体管200中，通过对栅绝缘层14的图案设计，形成的栅绝缘层14包括第一部分141、第二部分142以及第三部分143且第二部分142的厚度大于第三部分143的厚度，同时还可以配合离子注入工艺的深度调整，在相同的离子掺杂条件下实现了在薄膜晶体管中形成轻掺杂漏极区1032和源/漏极区1033，轻掺杂漏极区1032与第二部分142重叠，源/漏极区1033与第三部分143重叠。通过本示例提供的方法在薄膜晶体管中形成轻掺杂漏极区1032，简化了制程工艺，降低了生产成本。并且通过在薄膜晶体管200中形成轻掺杂漏极区1032，有效降低了薄膜晶体管的漏电流，从而有效改善了包括该薄膜晶体管作为子像素单元的开关元件的阵列基板的对比度，提升了阵列基板的显示画质。

实施例二

本实施例提供一种薄膜晶体管100，图4示出了根据该实施例提供的薄膜晶体管的剖面结构示意图。

参考图4，该薄膜晶体管100包括有源层103、栅绝缘层104以及栅极1051等结构。

如图4所示，有源层103包括沟道区1031、轻掺杂漏极区1032和源/漏极区1033，轻掺杂漏极区1032位于源极区1033与沟道区1031和漏极区1033与沟道区1031之间。在本实施例中，用于有源层103的材料的示例包括非晶硅、多晶硅、金属氧化物半导体材料例如igzo或任何其它适合的材料，且用于形成轻掺杂漏极区1032和源/漏极区1033的掺杂的离子例如可以包括n型离子(例如磷离子)或p型离子(例如硼离子)等。

如图4所示，栅绝缘层104包括位于有源层103上的第一部分1041、在第一部分1041两侧的第三部分1043、在第一部分1041和至少一侧的第三部分1043之间的第二部分1042，在本实施例中，第二部分1042位于第一部分1041和每一侧的第三部分1043之间，也即第二部分1042在第一部分1041和其两侧的第三部分1043之间；当然，第二部分1042的位置关系并不限于此，例如，在本实施例的另一示例中，第二部分1042也可以在第一部分1041和其某一侧的第三部分1043之间。轻掺杂漏极区1032与第二部分1042重叠，源/漏极区1033与第三部分1043重叠，且第二部分1042的厚度大于第三部分1043的厚度。该栅绝缘层薄膜104的材料的示例包括sinx、siox或其它适合的材料，本实施例对此不做限定。

栅极1051设置于栅绝缘层104上且与第一部分1041重叠。该栅极1051的材料的示例包括铝、铝合金、铜、铜合金或其它适合的材料，本实施例对此不做限定。

如图4所示，该薄膜晶体管100例如还可以包括衬底基板101、缓冲层102、层间绝缘层106、源极1071以及漏极1072等结构。

衬底基板101例如可以是玻璃基板、石英基板、塑料基板或其它适合材料的基板。

如图4所示，缓冲层102设置在衬底基板101上且位于衬底基板101和有源层103之间。该缓冲层102例如可以防止衬底基板101中的杂质离子扩散到包括薄膜晶体管等电路层之中，防止对薄膜晶体管元件的阈值电压和漏电流等特性产生影响；同时该缓冲层102例如还可以平坦化衬底基板101的表面。该缓冲层102的材料的示例包括sinx、siox或其它适合的材料，本实施例对此不做限定。

层间绝缘层106设置在衬底基板101上且覆盖栅极1051、栅绝缘层104以及有源层103。该层间绝缘层106具有暴露源/漏极区1033的过孔。该层间绝缘层106的材料的示例包括sinx、siox或其它适合的材料。

源极1071和漏极1072设置在层间绝缘层106上，且源极1071通过层间绝缘层106的过孔与有源层103的源极区1033电连接，漏极1072与源极1071相对设置且通过层间绝缘层106的过孔与有源层103的漏极区1033电连接。源极1071和/或漏极1072的材料的示例包括铝、铝合金、铜、铜合金或其它适合的材料。

在本实施例提供的薄膜晶体管100中，以栅极105为掩模形成栅绝缘层104，该栅绝缘层104包括第一部分1041、第二部分1042以及第三部分1043且第二部分1042的厚度大于第三部分1043的厚度，同时还可以配合离子注入工艺的深度调整，在相同的离子掺杂条件下实现了在薄膜晶体管中形成轻掺杂漏极区1032和源/漏极区1033，轻掺杂漏极区1032与第二部分1042重叠，源/漏极区1033与第三部分1043重叠。通过本实施例提供的方法在薄膜晶体管中形成轻掺杂漏极区1032，简化了制程工艺，降低了生产成本。并且通过在薄膜晶体管100中形成轻掺杂漏极区1032，有效降低了薄膜晶体管的漏电流，从而有效改善了包括该薄膜晶体管作为子像素单元的开关元件的阵列基板的对比度，提升了阵列基板的显示画质。

实施例三

本实施例提供一种阵列基板300，其包括本发明任一实施例的薄膜晶体管结构。图5示出了根据该实施例提供的阵列基板的剖面结构示意图。例如，该阵列基板300可以为各种类型的阵列基板，例如垂直电场型阵列基板、水平电场型阵列基板等。本实施例不限制于阵列基板的具体类型。

参考图5，该阵列基板300例如可以包括薄膜晶体管、钝化层108和像素电极109等结构。例如，在该阵列基板300中，薄膜晶体管类似于一个开关的作用，在栅极1051的控制下，外部数据信号例如可以通过薄膜晶体管向该阵列基板300中的像素电极109实施充电和放电。

如图5所示，钝化层108设置在层间绝缘层106上且具有过孔。钝化层108的材料的示例包括sinx、siox或其它适合的材料。

如图5所示，像素电极109例如设置在钝化层108之上且通过钝化层108的过孔与漏极1072电连接。当然，本实施例包括但不限于此，例如，像素电极109也可以和源极1071电连接。像素电极109的材料的示例包括钼、钼合金、钛、钛合金、ito、izo或其它适合的材料，本实施例对此不做限定。

需要说明的是，本公开为表示清楚并没有给出该阵列基板300的全部结构，例如该阵列基板还可以根据需要包括公共线、公共电极、多条栅线和多条数据线等结构，其中多条栅线和多条数据线彼此交叉界定构成子像素单元，每个子像素单元例如可以包括作为开关元件的薄膜晶体管和像素电极109等结构。为实现阵列基板的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本发明的实施例对此不做限制。

在本实施例提供的阵列基板300中，该阵列基板300包括上述任一实施例描述的薄膜晶体管结构，薄膜晶体管中的栅绝缘层包括第一部分、第二部分以及第三部分且第二部分的厚度大于第三部分的厚度，同时还可以配合离子注入工艺的深度调整，在相同的离子掺杂条件下实现了在薄膜晶体管中形成轻掺杂漏极区1032和源/漏极区1033，轻掺杂漏极区1032与第二部分重叠，源/漏极区1033与第三部分重叠。通过本实施例提供的方法在薄膜晶体管中形成轻掺杂漏极区1032，简化了制程工艺，降低了生产成本。并且通过在薄膜晶体管中形成轻掺杂漏极区1032，有效降低了薄膜晶体管的漏电流，从而有效改善了该阵列基板的对比度，提升了阵列基板的显示画质。

本实施例还提供一种电子装置，该电子装置包括上述任一实施例描述的薄膜晶体管。

例如，该电子装置的一个示例为液晶显示装置，如图6所示，该液晶显示装置包括阵列基板10、对置基板20、液晶材料30以及封框胶40等结构。阵列基板10与对置基板20彼此对置且通过封框胶40彼此粘结以形成液晶盒，在液晶盒中填充有液晶材料30。该对置基板20例如为彩膜基板。阵列基板10的每个子像素单元的薄膜晶体管用于对其中的像素电极实施充电和放电，从而施加电场对液晶材料30的旋转的程度进行控制以进行显示操作。

例如，该电子装置的另一个示例为有机电致发光显示装置(oled)，其中，该oled的阵列基板上形成有机发光材料叠层，每个子像素单元的薄膜晶体管可以为其中的像素电极实施充电和放电，从而控制驱动薄膜晶体管用于驱动oled发光的驱动电流。这里子像素单元中的像素电极可以作为oled的阴极或阳极。

例如，该电子装置的再一个示例为电子纸显示装置，该电子纸显示装置的阵列基板上形成有电子墨水层，每个子像素单元的薄膜晶体管用于对其中的像素电极实施充电和放电，从而施加驱动电子墨水中的带电微颗粒移动以进行显示操作的电压。

该电子装置还可以包括电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何包括薄膜晶体管结构的产品或者部件。该电子装置的技术效果，可参见上述实施例一、实施例二描述的薄膜晶体管和本实施例描述的阵列基板的技术效果，在此不再赘述。

在不冲突的情况下，本公开的各实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。