半导体装置及其形成方法与流程

本发明实施例涉及一种半导体装置及其形成方法。

背景技术：

半导体装置是利用半导体材料的电子属性来影响电场或其相关场的电子组件。广泛使用的一种半导体装置类型是场效晶体管(field-effecttransistor，fet)。fet包括一对源极/漏极区、选择性导电沟道及栅电极。fet是可用于开关、放大器及存储器等的通用装置。fet的实例包括金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)及结栅极场效晶体管(junctiongatefield-effecttransistor，jfet)。

技术实现要素：

根据本发明的实施例，一种半导体装置，包括隔离结构、栅极、第一源极/漏极区、第二源极/漏极区以及硅化物阻挡结构。隔离结构设置在半导体衬底中，其中所述隔离结构的内周界划定出所述半导体衬底的装置区。栅极设置在所述装置区之上，其中所述栅极的外周界设置在所述隔离结构的所述内周界内。第一源极/漏极区设置在所述装置区中及所述栅极的第一侧上。第二源极/漏极区设置在所述装置区中及所述栅极的与所述第一侧相对的第二侧上。硅化物阻挡结构局部地覆盖所述栅极、局部地覆盖所述第一源极/漏极区且局部地覆盖所述隔离结构，其中所述硅化物阻挡结构的第一侧壁设置在所述栅极的第一相对侧壁之间。

根据本发明的实施例，一种半导体装置，包括：隔离结构、第一源极/漏极区、第二源极/漏极区、栅极、第一硅化物阻挡结构以及第二硅化物阻挡结构。隔离结构设置在半导体衬底中，其中所述隔离结构的内周界界定所述半导体衬底的装置区的多个侧。第一源极/漏极区及第二源极/漏极区设置在所述装置区中且在第一侧向方向上间隔开。栅极设置在所述装置区之上及所述第一源极/漏极区与所述第二源极/漏极区之间，其中所述栅极的外周界设置在所述隔离结构的所述内周界内。第一硅化物阻挡结构覆盖所述栅极的第一部分、所述第一源极/漏极区的第一部分及所述隔离结构的第一部分。第二硅化物阻挡结构覆盖所述栅极的第二部分、所述第一源极/漏极区的第二部分及所述隔离结构的第二部分，其中所述第二硅化物阻挡结构在和所述第一侧向方向垂直的第二侧向方向上与所述第一硅化物阻挡结构间隔开。

根据本发明的实施例，一种形成半导体装置的方法，包括：在半导体衬底中形成隔离结构，其中所述隔离结构的内周界划定出所述半导体衬底的装置区；在所述装置区之上及所述隔离结构的所述内周界内形成栅极；在所述装置区中及所述栅极的第一相对侧上形成第一源极/漏极区及第二源极/漏极区，其中所述栅极的所述第一相对侧在第一侧向方向上间隔开；形成第一硅化物阻挡结构，所述第一硅化物阻挡结构局部地覆盖所述第一源极/漏极区、局部地覆盖所述栅极且局部地覆盖所述隔离结构；形成第二硅化物阻挡结构，所述第二硅化物阻挡结构在和所述第一侧向方向垂直的第二侧向方向上与所述第一硅化物阻挡结构间隔开，其中所述第二硅化物阻挡结构局部地覆盖所述第一源极/漏极区、局部地覆盖所述栅极且局部地覆盖所述隔离结构；以及执行硅化物工艺，以在所述第一源极/漏极区上形成第一硅化物层，其中所述第一硅化物层设置在所述第一硅化物阻挡结构与所述第二硅化物阻挡结构之间。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1a至图1c说明具有低闪烁噪声(flickernoise)及低随机电报噪声(randomtelegraphnoise，rtn)的场效晶体管(fet)的一些实施例的各种透视图。

图2说明图1a至图1c所示fet的一些其他实施例的透视图。

图3a至图3d说明图1a至图1c所示fet的各种更详细实施例的各种图。

图4a至图4d说明图2所示fet的各种更详细实施例的各种图。

图5a至图5d说明图3a至图3d所示fet的其他实施例的各种图。

图6a至图6d说明图4a至图4d所示fet的其他实施例的各种图。

图7a至图7d到图16a至图16d说明形成具有低闪烁噪声及低rtn的fet的方法的一些实施例的一系列图。

图17说明形成具有低闪烁噪声及低rtn的fet的方法的一些实施例的流程图。

[符号的说明]

100：场效晶体管(fet)；

102：半导体衬底；

104：第一阱；

106：阱拾取区；

108：第一硅化物层；

110：隔离结构；

110p：内周界；

112：装置区；

114a：第一源极/漏极区；

114b：第二源极/漏极区；

116：选择性导电沟道；

118：第二硅化物层；

120：栅极；

122：栅电极；

124：栅极介电质；

126：第三硅化物层；

127：隔离隅角；

128a、128b、128c、128d：硅化物阻挡结构；

302：侧壁间隔壁；

304：内连线结构；

306：导电触点；

308：层间介电(ild)层；

310a：第一侧壁；

310b：第二侧壁；

312a、312b、312c：掺杂区；

502：第二阱；

504：第三阱；

1002a、1002b：轻掺杂源极/漏极延伸部；

1700：流程图；

1702、1704、1706、1708、1710、1712、1714、1716、1718、1720、1722、1724：动作；

a-a’、b-b’、c-c’：线；

d1：第一距离；

d2：第二距离；

d3：第三距离。

具体实施方式

现将参照图式阐述本发明，其中通篇中使用相同的参考编号来指代相同的元件，且其中所说明的结构并非按比例绘制。应知，此详细说明及对应的图并不以任何方式限制本发明的范围，且应知，所述详细说明及各图仅提供几个实例以说明本发明概念可显现出来的一些方式。

本发明提供用于实作本公开内容的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本发明。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于阐述，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

一些场效晶体管(fet)包括半导体衬底及浅沟槽隔离(shallowtrenchisolation，sti)结构。sti结构设置在半导体衬底中且划定出半导体衬底的装置区。此外，fet包括一对源极/漏极区、选择性导电沟道、栅极介电质及栅电极。源极/漏极区设置在装置区中且在侧向上间隔开。选择性导电沟道设置在装置区中且从源极/漏极区中的一个源极/漏极区延伸到源极/漏极区中的另一个源极/漏极区。栅极介电质上覆在选择性导电沟道上，且栅电极上覆在栅极介电质层上。

以上fet所面临的挑战是闪烁噪声及随机电报噪声(rtn)。闪烁噪声及rtn的来源之一是由于在一对sti隅角(corner)处存在缺陷(defect)状态。sti隅角是半导体衬底的位于装置区中且与sti结构介接的顶部剖视隅角。此外，sti隅角分别位于选择性导电沟道的相对两侧上，且各自在侧向上沿选择性导电沟道的长度从多个源极/漏极区中的一个源极/漏极区延伸到多个源极/漏极区中的另一个源极/漏极区。由于sti隅角具有高机械应力且并非由完全平的表面所界定，因此sti隅角具有大量缺陷状态。此外，由于sti隅角具有小的曲率半径，因此sti隅角处的电场是强的。因此，随着电流流经选择性导电沟道，电荷载流子因缺陷状态而被陷获(trap)及解除陷获(de-trap)，从而产生闪烁噪声及rtn。

应对所述挑战的部分解决方案是使用栅电极作为掩模(mask)将源极/漏极区从sti隅角移开。举例来说，在装置区之上及sti隅角之上形成栅电极。栅电极形成有一对源极/漏极开口，所述一对源极/漏极开口与装置区交叠且与sti隅角间隔开。在栅电极于适当位置的情况下，执行离子植入工艺(ionimplantationprocess)以在半导体衬底中形成与sti隅角间隔开的源极/漏极区。通过将源极/漏极区与sti隅角间隔开，沿sti隅角流动的电流可减少，从而减少在sti隅角处产生的闪烁噪声及rtn。然而，尽管源极/漏极区与sti隅角间隔开，然而当有电压施加到栅极而使电流流经选择性导电沟道时，由于栅电极与sti隅角交叠(例如，使得在sti隅角附近/沿sti隅角形成反转区(inversionregion))，因此电荷载流子可仍因sti隅角处的缺陷状态而被陷获及解除陷获。另外，通过使用栅电极将源极/漏极区从sti隅角移开，后续的硅化物形成工艺(例如，自对准硅化物工艺(salicideprocess))可能形成使fet短路的硅化物层(例如，将源极/漏极区耦合在一起的硅化物层)。

本申请的各种实施例涉及一种具有低闪烁噪声及低rtn的半导体装置。举例来说，所述半导体装置可包括隔离结构(例如，sti结构)，所述隔离结构设置在半导体衬底中，其中隔离结构的内周界界定半导体衬底的装置区。栅极设置在装置区之上，且栅极的外周界设置在隔离结构的内周界内。第一源极/漏极区设置在装置区中及栅极的第一侧上。第二源极/漏极区设置在装置区中的栅极的第二侧上，所述第二侧与第一侧相对。硅化物阻挡结构局部地覆盖栅极、局部地覆盖第一源极/漏极区且局部地覆盖隔离结构。

由于栅极的周界设置在隔离结构的内周界内，因此栅极不与sti隅角交叠。因此，在半导体装置的操作期间(例如，当有电压施加到栅极而使电流流经选择性导电沟道时)，电荷载流子可不因sti隅角处的缺陷状态而被陷获及解除陷获，从而减少闪烁噪声及rtn。此外，由于硅化物阻挡结构局部地覆盖栅极、局部地覆盖第一源极/漏极区且局部地覆盖隔离结构，因此硅化物阻挡结构可防止硅化物工艺形成使半导体装置短路的硅化物层。

图1a至图1c说明具有低闪烁噪声及低随机电报噪声(rtn)的场效晶体管(fet)100的一些实施例的各种透视图。图1a是图1b至图1c所示fet的解构透视图。图1b是图1a及图1c所示fet的解构透视图。图1c是图1a至图1b所示fet的构造透视图。

图1a为“解构”的是在于栅极120及多个硅化物阻挡结构128a至128d与半导体衬底102及隔离结构110分隔开，其中栅极120及所述多个硅化物阻挡结构128a至128d在正常情况下设置在半导体衬底102及隔离结构110上/之上。除了隔离结构110与半导体衬底102进一步分隔开且所述多个硅化物阻挡结构128a至128d与栅极120进一步分隔开之外，图1b“解构”的方式与图1a相同，其中隔离结构110在正常情况下设置在半导体衬底102上/中且其中所述多个硅化物阻挡结构128a至128d在正常情况下设置在栅极120上/之上。图1c为“构造”的是在于栅极120及所述多个硅化物阻挡结构128a至128d设置在其正常位置。fet可为例如金属氧化物半导体场效晶体管(mosfet)、结栅极场效晶体管(jfet)或一些其他类型的场效晶体管。

如图1a至图1c中所示，fet100包括半导体衬底102。在一些实施例中，半导体衬底102包括任意类型的半导体本体(例如，单晶硅/块状互补金属氧化物半导体(cmosbulk)、硅锗(sige)、绝缘体上硅(silicononinsulator，soi)等)。在又一些实施例中，在半导体衬底102中设置有第一阱104。第一阱104是半导体衬底102的具有第一掺杂类型(例如，n型)的区。在再一些实施例中，第一阱104具有第一掺杂剂(例如，n型掺杂剂)的第一浓度。

在一些实施例中，在第一阱104中设置有一对阱拾取(pickup)区106。阱拾取区106是半导体衬底102的具有与第一阱104相同的掺杂类型的区。在一些实施例中，阱拾取区106具有第一掺杂剂的第二浓度，所述第二浓度大于第一浓度。在再一些实施例中，在所述一对阱拾取区106上/中分别设置有一对第一硅化物层108。第一硅化物层108可包含例如镍(例如，硅化镍)、钛(例如，硅化钛)、钴(例如，硅化钴)、铂(例如，硅化铂)、钨(例如，硅化钨)等。

在半导体衬底102中设置有隔离结构110。隔离结构110的内周界110p界定半导体衬底102的装置区112。在一些实施例中，隔离结构110可包括由介电材料(例如，二氧化硅(sio2))构成的介电结构。在又一些实施例中，隔离结构110可为例如浅沟槽隔离(sti)结构、深沟槽隔离(deeptrenchisolation，dti)结构或一些其他隔离结构。在又一些实施例中，隔离结构110具有在侧向上环绕装置区112的环形布局。应知，环形布局并不限于其中内周界或外周界为圆形的形状。相反，环形布局的内周界或外周界可包括当被一起考量时具有大致环形布局的任意一个或多个几何形状(例如，方形、矩形、椭圆形等)。

在装置区112中设置有第一源极/漏极区114a及第二源极/漏极区114b。第一源极/漏极区114a在侧向上与第二源极/漏极区114b间隔开。在装置区112中设置有选择性导电沟道116，且选择性导电沟道116从第一源极/漏极区114a延伸到第二源极/漏极区114b。在一些实施例中，选择性导电沟道116是第一阱104的区且提供供电子(或电洞)在第一源极/漏极区114a与第二源极/漏极区114b之间流动的沟道。在又一些实施例中，第一源极/漏极区114a是半导体衬底102的具有与第一掺杂类型不同的第二掺杂类型(例如，p型)的第一区，且第二源极/漏极区114b是半导体衬底102的具有第二掺杂类型的第二区。

在一些实施例中，在第一源极/漏极区114a及第二源极/漏极区114b上/中分别设置有一对第二硅化物层118。举例来说，所述一对第二硅化物层118中的第二硅化物层中的一者设置在第一源极/漏极区114a上，且所述一对第二硅化物层118中的第二硅化物层中的另一者设置在第二源极/漏极区114b上。第二硅化物层118可包含例如镍(例如，硅化镍)、钛(例如，硅化钛)、钴(例如，硅化钴)、铂(例如，硅化铂)、钨(例如，硅化钨)等。

在半导体衬底102及装置区112之上设置有栅极120。栅极120包括栅电极122，栅电极122设置在栅极介电质124上。栅电极122可包含例如经掺杂多晶硅、金属(例如，钨、铝等)、硅化物(例如，硅化钛、硅化镍等)或一些其他导电材料。栅极介电质124可包含例如氧化物(例如，sio2)、高介电常数(k)介电质(例如，具有大于3.9的介电常数的介电材料)或一些其他介电材料。在一些实施例中，栅极120包括设置在栅电极122上/中的第三硅化物层126。在又一些实施例中，第三硅化物层126可包含例如镍(例如，硅化镍)、钛(例如，硅化钛)、钴(例如，硅化钴)、铂(例如，硅化铂)、钨(例如，硅化钨)等。

在一些实施例中，栅极120的外周界设置在隔离结构110的内周界110p内。由于栅极120的外周界设置在隔离结构110的内周界110p内，因此栅极120不与一对隔离隅角127交叠。隔离隅角127是半导体衬底102的设置在装置区112中且与隔离结构110介接的顶部剖视隅角。在一些实施例中，隔离隅角127是线形的且在侧向上与选择性导电沟道116平行地从装置区112的第一端延伸到装置区112的与第一端相对的第二端。

由于栅极120不与所述一对隔离隅角127交叠，因此fet100的闪烁噪声及rtn可减少。举例来说，由于栅极120不与所述一对隔离隅角127交叠，因此在fet的操作期间(例如，当有电压施加到栅电极122而使电流流经选择性导电沟道116时)，栅极120可不在隔离隅角127附近/沿隔离隅角127形成反转区。此又使电荷载流子在隔离隅角127处被陷获及解除陷获的情形减少，从而使fet100具有低闪烁噪声及低rtn。

此外，在半导体衬底102、栅极120及隔离结构110之上设置有多个硅化物阻挡结构128a至128d。举例来说，在半导体衬底102、栅极120及隔离结构110之上设置有第一硅化物阻挡结构128a、第二硅化物阻挡结构128b、第三硅化物阻挡结构128c及第四硅化物阻挡结构128d。所述多个硅化物阻挡结构128a至128d被配置成防止硅化物工艺(例如，自对准硅化物工艺(salicideprocess))在fet100的下伏部分上形成硅化物层。在一些实施例中，所述多个硅化物阻挡结构128a至128d设置在半导体衬底102、栅极120及隔离结构110上。在又一些实施例中，硅化物阻挡结构128a至128d包含或为抗蚀保护氧化物(resistprotectiveoxide，rpo)。在再一些实施例中，硅化物阻挡结构128a至128d可包含例如氧化物(例如，sio2)、氮化物(例如，掺杂氧的氮化硅)、氮氧化物(例如，氮氧化硅(sioxny))、一些其他适合于防止硅化物形成的材料或者前述材料的组合。

在一些实施例中，第一硅化物阻挡结构128a局部地覆盖栅极120、局部地覆盖第二源极/漏极区114b且局部地覆盖隔离结构110。在又一些实施例中，第一硅化物阻挡结构128a局部地覆盖阱拾取区106的第一阱拾取区。举例来说，第一硅化物阻挡结构128a可覆盖栅极120的第一部分、第二源极/漏极区114b的第一部分、隔离结构110的第一部分及第一阱拾取区的第一部分。

因此，第一硅化物阻挡结构128a可防止硅化物工艺形成将使fet100短路的硅化物层。举例来说，第一硅化物阻挡结构128a可防止第二源极/漏极区114b与第一源极/漏极区114a之间的短路、第二源极/漏极区114b与栅电极122之间的短路、第二源极/漏极区114b与第一阱拾取区之间的短路、fet100的一些其他短路情形或者前述短路情形的组合。

在一些实施例中，第二硅化物阻挡结构128b局部地覆盖栅极120、局部地覆盖第二源极/漏极区114b且局部地覆盖隔离结构110。在又一些实施例中，第二硅化物阻挡结构128b局部地覆盖阱拾取区106的与第一阱拾取区相对的第二阱拾取区。举例来说，第二硅化物阻挡结构128b可覆盖栅极120的第二部分、第二源极/漏极区114b的第二部分、隔离结构110的第二部分及第二阱拾取区的第一部分。

因此，第二硅化物阻挡结构128b可防止硅化物工艺形成将使fet100短路的硅化物层。举例来说，第二硅化物阻挡结构128b可防止第二源极/漏极区114b与第一源极/漏极区114a之间的短路、第二源极/漏极区114b与栅电极122之间的短路、第二源极/漏极区114b与第二阱拾取区之间的短路、fet100的一些其他短路情形或者前述短路情形的组合。

应知，在一些实施例中，第三硅化物阻挡结构128c及第四硅化物阻挡结构128d可分别以与第一硅化物阻挡结构128a及第二硅化物阻挡结构128b实质上相似的方式防止硅化物工艺形成将使fet100短路的硅化物层，但针对的是第一源极/漏极区114a。因此，所述多个硅化物阻挡结构128a至128d可容许在fet100上执行硅化物工艺以形成多个硅化物层(例如，第一硅化物层108、第二硅化物层118、第三硅化物层126等)，此可改善fet100的接触电阻，同时还通过使栅极120的外周界设置在隔离结构110的内周界110p内而使fet100的闪烁噪声及rtn减少。应知，在一些实施例中，所述多个硅化物阻挡结构128a至128d可被构型成fet100的实质上相似的部分和/或覆盖fet100的实质上相似的部分，而在其他实施例中，所述多个硅化物阻挡结构128a至128d可被构型成fet100的不同的部分和/或覆盖fet100的不同的部分。

图2说明图1a至图1c所示fet100的一些其他实施例的透视图。

如图2中所示，第一硅化物阻挡结构128a从装置区112的第一侧外连续地延伸而超过装置区的第二侧，所述第二侧与所述装置区的第一侧相对。在此种实施例中，第一硅化物阻挡结构128a可覆盖隔离结构110的第三部分，所述第三部分包括隔离结构110的设置在装置区112的相对两侧上的部分。在又一些实施例中，第一硅化物阻挡结构128a完全地覆盖第一阱拾取区。在此种实施例中，第一硅化物层108中的一者可不设置在第一阱拾取区上。

在一些实施例中，第二硅化物阻挡结构128b与第一硅化物阻挡结构128a间隔开且从装置区112的第一侧外连续地延伸而超过装置区的第二侧。第二硅化物阻挡结构128b可覆盖隔离结构110的第四部分，所述第四部分和隔离结构110的第三部分间隔开，所述第四部分包括隔离结构110的设置在装置区112的相对两侧上的部分。在又一些实施例中，第二硅化物阻挡结构128b完全地覆盖第二阱拾取区。在此种实施例中，第一硅化物层108中的一者可不设置在第二阱拾取区上。

图3a至图3d说明图1a至图1c所示fet的各种更详细实施例的各种图。图3a是图3b至图3d所示fet的一些实施例的俯视布局图，其中内连线结构304、第一硅化物层108、第二硅化物层118及第三硅化物层126被移除。图3b是沿线a-a’所截取的图3a所示fet的一些实施例的剖视图。图3c是沿线b-b’所截取的图3a所示fet的一些实施例的剖视图。图3d是沿线c-c’所截取的图3a所示fet的一些实施例的剖视图。

如图3a至图3d中所示，在装置区112之上设置有侧壁间隔壁302，且侧壁间隔壁302沿栅极120的多个侧设置。举例来说，侧壁间隔壁302沿栅电极122的多个侧壁及栅极介电质124的多个侧壁设置。在一些实施例中，侧壁间隔壁302沿第三硅化物层126的多个侧设置。在又一些实施例中，侧壁间隔壁302在侧向上环绕栅极120。在再一些实施例中，侧壁间隔壁302可包含例如氧化物(例如，sio2)、氮化物(例如，氮化硅(例如，sin))、氮氧化物(例如，sioxny)、一些其他介电材料或者前述材料的组合。

在所述多个硅化物阻挡结构128a至128d、栅极120、侧壁间隔壁302、第一硅化物层108、第二硅化物层118及第三硅化物层126之上设置有内连线结构304。内连线结构304包括设置在层间介电(interlayerdielectric，ild)层308中的多个导电触点306。在一些实施例中，导电触点306可包含例如钨、铜、铝、一些其他导电材料或者前述材料的组合。在又一些实施例中，ild层308可包括或为例如低k介电层(例如，具有小于约3.9的介电常数的介电质)、超低k介电层、氧化物层(例如，sio2)、一些其他介电层或者前述材料的组合。应知，在一些实施例中，内连线结构304包括设置在ild层308及导电触点306之上的附加介电层及导电特征(例如，金属线、金属通孔等)。

在栅极120的第一相对侧壁之间设置有第二硅化物阻挡结构128b的第一侧壁310a。栅极120的第一相对侧壁中的一者设置在第一侧壁310a与第二硅化物阻挡结构128b的第二侧壁310b之间，所述第二侧壁310b与第一侧壁310a相对。在一些实施例中，第一侧壁310a与栅极120的第一相对侧壁中的所述一者间隔开第一距离d1。在一些实施例中，第一距离d1介于约0微米(um)到1um之间。在又一些实施例中，第一距离d1为约0.1um。在再一些实施例中，第一侧壁310a与栅极120的第一相对侧壁中的所述一者之间的最短距离小于或等于约1um。

第二侧壁310b可设置在隔离结构110的内周界110p与隔离结构110的外周界之间。在又一些实施例中，第二侧壁310b与隔离结构的内周界110p间隔开第二距离d2。在又一些实施例中，第二距离d2介于约0um到约1um之间。在又一些实施例中，第二距离d2为约0.1um。在再一些实施例中，第二侧壁310b与隔离结构110的内周界110p之间的最短距离小于或等于约1um。

在一些实施例中，栅极120的第一相对侧壁中的所述一者与隔离结构110的内周界110p间隔开第三距离d3。在又一些实施例中，第三距离d3介于约0um到约1um之间。在又一些实施例中，第三距离d3为约0.2um。在再一些实施例中，栅极120的第一相对侧壁中的所述一者与隔离结构110的内周界110p之间的最短距离小于或等于约1um。应知，在一些实施例中，第四硅化物阻挡结构128d的对应侧壁和栅极120的第一相对侧壁中的所述一者和/或隔离结构110的内周界110p所间隔开的距离会与第二硅化物阻挡结构128b的侧壁和栅极120的第一相对侧壁中的所述一者和/或隔离结构110的内周界110p所间隔开的距离实质上相同。应知，在一些实施例中，第一硅化物阻挡结构128a的对应侧壁及第三硅化物阻挡结构128c的对应侧壁和栅极120的第一相对侧壁中的另一者和/或隔离结构110的内周界110p所间隔开的距离会与第二硅化物阻挡结构128b的侧壁和栅极120的第一相对侧壁中的另一者和/或隔离结构110的内周界110p所间隔开的距离实质上相同。

栅电极122可包括多个掺杂区312a至312c。举例来说，栅电极122可包括第一掺杂区312a、第二掺杂区312b及第三掺杂区312c。第二掺杂区312b设置在栅电极122的位于第一掺杂区312a与第三掺杂区312c之间的中心区中。在一些实施例中，第一掺杂区312a及第三掺杂区312c具有与第一阱104相同的掺杂类型，而第二掺杂区312b具有与第一阱104不同的掺杂类型。举例来说，第一掺杂区312a及第三掺杂区312c可具有第一掺杂类型，且第二掺杂区312b可具有第二掺杂类型。在又一些实施例中，第一掺杂区312a及第三掺杂区312c可具有比第一阱104大的第一掺杂剂(例如，n型掺杂剂)的浓度。

由于第二掺杂区312b设置在第一掺杂区312a与第三掺杂区312c之间，且由于第二掺杂区312b具有与第一掺杂区312a及第三掺杂区312c不同的掺杂类型，因此fet的闪烁噪声及rtn可进一步减少。举例来说，在fet的操作期间，可形成与隔离结构110的内周界110p更进一步远离的反转区。此又使电荷载流子在隔离隅角127处被陷获及解除陷获的情形减少，从而使fet具有低闪烁噪声及低rtn。

图4a至图4d说明图2所示fet的各种更详细实施例的各种图。图4a是图4b至图4d所示fet的一些实施例的俯视布局图，其中内连线结构304、第一硅化物层108、第二硅化物层118及第三硅化物层126被移除。图4b是沿线a-a’所截取的图4a所示fet的一些实施例的剖视图。图4c是沿线b-b’所截取的图4a所示fet的一些实施例的剖视图。图4d是沿线c-c’所截取的图4a所示fet的一些实施例的剖视图。

如图4a至图4d中所示，在一些实施例中，第三硅化物层126设置在第二掺杂区312b上且与第一掺杂区312a及第三掺杂区312c间隔开。在又一些实施例中，第二硅化物阻挡结构128b可从栅极120的一侧连续地延伸到栅极120的相对一侧。在再一些实施例中，第一硅化物阻挡结构128a与第二硅化物阻挡结构128b间隔开且也可从栅极120的所述一侧连续地延伸到栅极120的所述相对一侧。

由于第三硅化物层126设置在第二掺杂区312b上且与第一掺杂区312a和/或第三掺杂区312c间隔开，因此fet的闪烁噪声及rtn可进一步减少。举例来说，在fet的操作期间，位于第二掺杂区312b与第一掺杂区312a和/或第二掺杂区312b之间的耗尽区(depletionregion)可变大，从而可形成与隔离结构110的内周界110p更进一步远离的反转区。此又使电荷载流子在隔离隅角127处被陷获及解除陷获的情形减少，从而使fet具有低闪烁噪声及低rtn。

图5a至图5d说明图3a至图3d所示fet的其他实施例的各种图。图5a是图5b至图5d所示fet的一些实施例的俯视布局图，其中内连线结构304、第一硅化物层108、第二硅化物层118及第三硅化物层126被移除。图5b是沿线a-a’所截取的图5a所示fet的一些实施例的剖视图。图5c是沿线b-b’所截取的图5a所示fet的一些实施例的剖视图。图5d是沿线c-c’所截取的图5a所示fet的一些实施例的剖视图。

如图5a至图5d中所示，在一些实施例中，在半导体衬底102中设置有第二阱502。第二阱502是半导体衬底102的具有与第一源极/漏极区114a及第二源极/漏极区114b相同的掺杂类型的区。在又一些实施例中，第二阱502直接设置在栅极120之下且从第一源极/漏极区114a连续地延伸到第二源极/漏极区114b。

在一些实施例中，在半导体衬底102中设置有第三阱504。第三阱504是半导体衬底102的具有与第一阱104相同的掺杂类型的区。在又一些实施例中，第三阱504设置在栅极120之下且从第一源极/漏极区114a连续地延伸到第二源极/漏极区114b。在再一些实施例中，第三阱504设置在栅极120与第二阱502之间。由于第二阱502具有与第一源极/漏极区114a及第二源极/漏极区114b相同的掺杂类型，因此第二阱502在第一源极/漏极区114a与第二源极/漏极区114b之间提供导电沟道。在此种实施例中，fet可被称作jfet。

图6a至图6d说明图4a至图4d所示fet的其他实施例的各种图。图6a是图6b至图6d所示fet的一些实施例的俯视布局图，其中内连线结构304、第一硅化物层108、第二硅化物层118及第三硅化物层126被移除。图6b是沿线a-a’所截取的图6a所示fet的一些实施例的剖视图。图6c是沿线b-b’所截取的图6a所示fet的一些实施例的剖视图。图6d是沿线c-c’所截取的图6a所示fet的一些实施例的剖视图。

如图6a至图6d中所示，第三阱504设置在栅极120与第二阱502之间。由于第二阱502具有与第一源极/漏极区114a及第二源极/漏极区114b相同的掺杂类型，因此第二阱502在第一源极/漏极区114a与第二源极/漏极区114b之间提供导电沟道。在此种实施例中，fet可被称作jfet。

图7a至图7d到图16a至图16d说明形成具有低闪烁噪声及低rtn的fet的方法的一些实施例的一系列图。具有后缀“a”的图(例如，图7a)是在形成方法的各种步骤期间fet的俯视图。具有后缀“b”的图(例如，图7b)是沿具有后缀“a”的图中的线a-a’所分别截取的fet的剖视图。具有后缀“c”的图(例如，图7c)是沿具有后缀“a”的图中的线b-b’所分别截取的fet的剖视图。具有后缀“d”的图(例如，图7d)是沿具有后缀“a”的图中的线c-c’所分别截取的fet的剖视图。fet可例如与图3a至图3d所示fet实质上相似。

如图7a至图7d中所示，在半导体衬底102中形成隔离结构110。隔离结构110被形成为划定出半导体衬底102的装置区112。在一些实施例中，可通过以下步骤来形成隔离结构110：选择性地刻蚀半导体衬底102以在半导体衬底102中形成沟槽，且随后以介电材料填充所述沟槽。可通过以下步骤来选择性地刻蚀半导体衬底102：在半导体衬底102之上形成掩盖层(图中未示出)，且随后将半导体衬底102暴露于刻蚀剂，所述刻蚀剂用以选择性地移除半导体衬底102的未被掩盖部分。在又一些实施例中，隔离结构110的形成使得形成有一对隔离隅角127。在再一些实施例中，介电材料可包括氧化物(例如，sio2)、氮化物、碳化物等。

如图8a至图8d中所示，在半导体衬底102的装置区112中形成第一阱104。第一阱104是半导体衬底102的具有第一掺杂类型(例如，n型掺杂)的区。在一些实施例中，第一阱104具有与半导体衬底102的邻接区的掺杂类型相反的掺杂类型，或者半导体衬底的邻接区可为本征的(intrinsic)。在一些实施例中，以第一掺杂剂(例如，n型掺杂剂)的第一浓度形成第一阱104。在又一些实施例中，可通过离子植入工艺形成第一阱104，且可使用掩盖层(图中未示出)将离子选择性地植入到半导体衬底102中。

如图9a至图9d中所示，在半导体衬底102之上及装置区112之上形成栅极120。栅极120被形成为具有处于隔离结构110的内周界内的外周界。栅极包括栅电极122，栅电极122设置在栅极介电质124上。在一些实施例中，栅极120形成有与隔离结构110的内周界间隔开第三距离d3的侧壁。在又一些实施例中，第三距离d3介于约0um到约1um之间。

在一些实施例中，形成栅极120的工艺包括在半导体衬底102上沉积或生长介电层(图中未示出)。介电层可为例如二氧化硅、高k介电质或一些其他介电质。在又一些实施例中，可通过热氧化、化学气相沉积(chemicalvapordeposition，cvd)、物理气相沉积(physicalvapordeposition，pvd)、原子层沉积(atomiclayerdeposition，ald)、溅镀或一些其他沉积或生长工艺来沉积或生长介电层。

此后，在介电层上形成加工层(图中未示出)。在一些实施例中，加工层可为例如多晶硅。在其他实施例中，加工层可为经掺杂多晶硅、金属或一些其他导体。在又一些实施例中，可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆或一些其他沉积或生长工艺来形成加工层。

在介电层上形成加工层之后，将加工层及介电层图案化到栅极120中。在一些实施例中，用于将加工层及介电层图案化的工艺包括在加工层上形成经图案化掩盖层(图中未示出)。在又一些实施例中，经图案化掩盖层可通过旋转涂布工艺(spinonprocess)且使用光刻(photolithography)来图案化而形成。在再一些实施例中，所述工艺包括在经图案化掩盖层于适当位置的情况下向加工层及介电层中执行刻蚀，从而分别形成栅电极122及栅极介电质124。随后，可剥除掉经图案化掩盖层。

如图10a至图10d所示，在第一阱104中形成一对轻掺杂源极/漏极延伸部1002a至1002b。举例来说，在栅极120的第一侧上形成第一轻掺杂源极/漏极延伸部1002a，且在栅极120的与第一侧相对的第二侧上形成第二轻掺杂源极/漏极延伸部1002b。在一些实施例中，轻掺杂源极/漏极延伸部1002a至1002b包括与第一掺杂类型不同的第二掺杂类型(例如，p型掺杂)。在又一些实施例中，以第二掺杂剂(例如，p型掺杂剂)的第二浓度形成轻掺杂源极/漏极延伸部1002a至1002b。在再一些实施例中，可通过离子植入工艺形成所述一对轻掺杂源极/漏极延伸部1002a至1002b，且可使用掩盖层(图中未示出)将离子选择性地植入到半导体衬底102中。

如图11a至图11d中所示，在半导体衬底102之上且沿栅极120的侧形成侧壁间隔壁302。在一些实施例中，可通过在半导体衬底102、栅极120及隔离结构110之上沉积间隔壁层来形成侧壁间隔壁302。在又一些实施例中，可通过pvd、cvd、ald、溅镀或一些其他沉积工艺沉积间隔壁层。在再一些实施例中，随后刻蚀间隔壁层以从水平表面移除间隔壁层，从而沿栅极120的多个侧形成侧壁间隔壁302。间隔壁层可包含例如氧化物(例如，sio2)、氮化物(例如，sin)、氮氧化物(例如，sioxny)、一些其他介电材料或者前述材料的组合。在一些实施例中，可在形成轻掺杂源极/漏极延伸部1002a至1002b之前形成侧壁间隔壁302。在此种实施例中，可使用倾斜离子植入工艺(angledionimplantationprocess)来形成轻掺杂源极/漏极延伸部1002a至1002b。

如图12a至图12d中所示，在栅极120的第一相对侧上的装置区112中形成一对阱拾取区106。阱拾取区106是半导体衬底102的具有与第一阱104相同的掺杂类型的区。阱拾取区106是以比第一掺杂剂的第一浓度大的第一掺杂剂的第三浓度形成。

此外，在栅电极122中形成第一掺杂区312a及第三掺杂区312c。第一掺杂区312a及第三掺杂区312c是栅电极122的包括与第一阱104相同的掺杂类型的区。在一些实施例中，第一掺杂区312a及第三掺杂区312c可具有比第一阱104大的第一掺杂剂(例如，n型掺杂剂)的浓度。在又一些实施例中，第一掺杂区312a及第三掺杂区312c可具有与阱拾取区106相同的掺杂浓度。

在一些实施例中，可通过离子植入工艺来形成阱拾取区106、第一掺杂区312a及第三掺杂区312c，所述离子植入工艺使用掩盖层(图中未示出)来将离子选择性地植入到半导体衬底102及栅电极122中。在又一些实施例中，可通过使用单一掩盖层的单一离子植入工艺(singleionimplantationprocess)形成阱拾取区106、第一掺杂区312a及第三掺杂区312c。在其他实施例中，可通过使用多重掩盖层的多重离子植入工艺(multipleionimplantationprocess)形成阱拾取区106、第一掺杂区312a和/或第三掺杂区312c。

如图13a至图13d中所示，在栅极120的第二相对侧上的装置区112中形成第一源极/漏极区114a及第二源极/漏极区114b。栅极120的第二相对侧在第一侧向方向上间隔开，且栅极120的第一相对侧在与第一侧向方向垂直的第二侧向方向上间隔开。第一源极/漏极区114a及第二源极/漏极区114b是半导体衬底102的具有与所述一对轻掺杂源极/漏极延伸部1002a至1002b相同的掺杂类型的区。在又一些实施例中，以比第二掺杂剂的第二浓度大的第二掺杂剂的第四浓度形成第一源极/漏极区114a及第二源极/漏极区114b。

此外，在栅电极122中形成第二掺杂区312b。第二掺杂区312b是栅电极122的包括与第一源极/漏极区114a及第二源极/漏极区114b相同的掺杂类型的区。在一些实施例中，第二掺杂区312b可具有比轻掺杂源极/漏极延伸部1002a至1002b大的第二掺杂剂的浓度。在又一些实施例中，第二掺杂区312b可具有与第一源极/漏极区114a和/或第二源极/漏极区114b相同的掺杂浓度。

在一些实施例中，可通过离子植入工艺来形成第一源极/漏极区114a、第二源极/漏极区114b及第二掺杂区312b，所述离子植入工艺使用掩盖层(图中未示出)来将离子选择性地植入到半导体衬底102及栅电极122中。在又一些实施例中，可通过使用单一掩盖层的单一离子植入工艺形成第一源极/漏极区114a、第二源极/漏极区114b及第二掺杂区312b。在其他实施例中，可通过使用多重掩盖层的多重离子植入工艺形成第一源极/漏极区114a、第二源极/漏极区114b和/或第二掺杂区312b。

如图14a至图14d中所示，在半导体衬底102、隔离结构110、栅极120及侧壁间隔壁302上形成多个硅化物阻挡结构128a至128d。在一些实施例中，所述多个硅化物阻挡结构128a至128d被形成为局部地覆盖装置区112、局部地覆盖隔离结构110、局部地覆盖栅极120且局部地覆盖侧壁间隔壁302。举例来说，第二硅化物阻挡结构128b被形成为局部地覆盖栅极120、局部地覆盖第二源极/漏极区114b、局部地覆盖隔离结构110、局部地覆盖侧壁间隔壁302且局部地覆盖阱拾取区106中的一者。

在一些实施例中，第二硅化物阻挡结构128b形成有在第二侧向方向上与栅极120的侧壁间隔开第一距离d1的第一侧壁310a。第一距离d1可介于约0um到约1um之间。在又一些实施例中，第二硅化物阻挡结构128b形成有在第二侧向方向上与隔离结构110的内周界的侧间隔开第二距离d2的第二侧壁310b。第二距离d2可介于约0um到约1um之间。

在一些实施例中，形成所述多个硅化物阻挡结构128a至128d的工艺包括在半导体衬底102、隔离结构110、栅极120及侧壁间隔壁302上沉积或生长硅化物阻挡层(例如，抗蚀保护氧化物(pro)层)。可通过热氧化、cvd、pvd、ald、溅镀或一些其他沉积或生长工艺沉积或生长硅化物阻挡层。在又一些实施例中，可将硅化物阻挡层形成为共形层。此后，在硅化物阻挡层之上形成经图案化掩盖层(图中未示出)(例如，通过旋转涂布工艺)，且使用光刻将经图案化掩盖层图案化。接着在经图案化掩盖层于适当位置的情况下向硅化物阻挡层中执行刻蚀以移除硅化物阻挡层的未被掩盖部分，从而形成所述多个硅化物阻挡结构128a至128d。在一些实施例中，随后剥除掉经图案化掩盖层。在再一些实施例中，硅化物阻挡层可包含例如氧化物(例如，sio2)、氮化物(例如，掺杂氧的氮化硅)、氮氧化物(例如，sioxny)、一些其他适合于防止硅化物形成的材料或者前述材料的组合。

如图15a至图15d中所示，在阱拾取区106上/中形成一对第一硅化物层108，在第一源极/漏极区114a及第二源极/漏极区114b上/中形成一对第二硅化物层118，且在栅电极122上/中形成第三硅化物层126。在一些实施例中，第一硅化物层108、第二硅化物层118及第三硅化物层126形成有与所述多个硅化物阻挡结构128a至128d的侧壁实质上对准的侧。

在一些实施例中，形成第一硅化物层108、第二硅化物层118及第三硅化物层126的工艺包括沉积覆盖所述多个硅化物阻挡结构128a至128d、半导体衬底102及隔离结构110的过渡金属层。随后，对过渡金属层进行加热以使其与半导体衬底102的被暴露出的部分进行反应，以形成第一硅化物层108、第二硅化物层118及第三硅化物层126。所述多个硅化物阻挡结构128a至128d防止过渡金属与其所覆盖的半导体衬底102的部分及栅极120的部分进行反应。因此，所述多个硅化物阻挡结构128a至128d可防止形成将使fet100短路的硅化物层。在又一些实施例中，所述工艺包括通过刻蚀来移除过渡金属层的未反应材料。在再一些实施例中，所述工艺可为自对准工艺(例如，自对准硅化物工艺)。

如图16a至图16d中所示，在半导体衬底102、栅极120及隔离结构110之上形成内连线结构304。在一些实施例中，形成内连线结构304的工艺包括：形成层间介电(ild)层308，且接着形成穿过ild层308延伸到半导体衬底102和/或栅电极122的导电触点306。举例来说，导电触点306可穿过ild层308延伸到第一硅化物层108、第二硅化物层118及第三硅化物层126。在又一些实施例中，可通过cvd、pvd、ald、溅镀或一些其他沉积或生长工艺形成ild层308。在再一些实施例中，可在ild层308上执行平坦化工艺(例如，化学机械平坦化(chemicalmechanicalplanarization，cmp))以形成实质上为平的上表面。

在一些实施例中，形成导电触点306的工艺包括向ild层308中执行刻蚀以形成与导电触点306对应的触点开口。可利用形成在ild层308之上的经图案化掩盖层执行刻蚀。在又一些实施例中，所述工艺包括以导电材料(例如，钨)填充触点开口。在又一些实施例中，可通过以下步骤填充触点开口：沉积填充触点开口的覆盖ild层308的导电层，且随后在导电层上执行平坦化工艺(例如，cmp)。在再一些实施例中，可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆或一些其他沉积或生长工艺来沉积导电层。

如图17中所示，提供形成具有低闪烁噪声及低rtn的fet的方法的一些实施例的流程图1700。尽管在本文中将图17所示的流程图1700说明并阐述为一系列动作或事件，然而应知，此类动作或事件的所说明的次序不应被解释为具有限制性意义。举例来说，一些动作可以不同的次序发生和/或与除本文中所说明和/或阐述的动作或事件以外的其他动作或事件同步地发生。此外，可能并非需要所有所说明的动作来实作本文中所作说明的一个或多个方面或实施例，且本文中所绘示的一个或多个动作可以一个或多个单独的动作和/或阶段施行。

在动作1702处，在半导体衬底中形成隔离结构，其中隔离结构的内周界划定出半导体衬底的装置区。图7a至图7d说明与动作1702对应的一些实施例的各种图。

在动作1704处，在装置区中形成阱。图8a至图8d说明与动作1704对应的一些实施例的各种图。

在动作1706处，在装置区之上且在隔离结构的内周界内形成栅极，其中栅极包括设置在栅极介电质上的栅电极。图9a至图9d说明与动作1706对应的一些实施例的各种图。

在动作1708处，在装置区中且在栅极的相对两侧上形成一对轻掺杂源极/漏极延伸部。图10a至图10d说明与动作1708对应的一些实施例的各种图。

在动作1710处，在装置区之上且沿栅极的侧形成侧壁间隔壁。图11a至图11d说明与动作1710对应的一些实施例的各种图。

在动作1712处，在装置区中形成一对阱拾取区。图12a至图12d说明与动作1712对应的一些实施例的各种图。

在动作1714处，在栅电极中形成第一掺杂区及第二掺杂区。图12a至图12d说明与动作1714对应的一些实施例的各种图。

在动作1716处，在装置区中且在栅极的相对两侧上形成第一源极/漏极区及第二源极/漏极区。图13a至图13d说明与动作1716对应的一些实施例的各种图。

在动作1718处，在栅电极中形成第三掺杂区。图13a至图13d说明与动作1718对应的一些实施例的各种图。

在动作1720处，形成局部地覆盖装置区、栅极及隔离结构的多个硅化物阻挡结构。图14a至图14d说明与动作1720对应的一些实施例的各种图。

在动作1722处，在半导体衬底及栅电极上/中形成硅化物层。图15a至图15d说明与动作1722对应的一些实施例的各种图。

在动作1724处，在半导体衬底、栅极及隔离结构之上形成内连线结构。图16a至图16d说明与动作1724对应的一些实施例的各种图。

在一些实施例中，本申请提供一种半导体装置。所述半导体装置包括隔离结构，所述隔离结构设置在半导体衬底中，其中所述隔离结构的内周界划定出所述半导体衬底的装置区。栅极设置在所述装置区之上，其中所述栅极的外周界设置在所述隔离结构的所述内周界内。第一源极/漏极区设置在所述装置区中及所述栅极的第一侧上。第二源极/漏极区设置在所述装置区中及所述栅极的与所述第一侧相对的第二侧上。硅化物阻挡结构局部地覆盖所述栅极、局部地覆盖所述第一源极/漏极区且局部地覆盖所述隔离结构，其中所述硅化物阻挡结构的第一侧壁设置在所述栅极的第一相对侧壁之间。

在实施例中，所述硅化物阻挡结构接触所述栅极的上表面、所述第一源极/漏极区的上表面及所述隔离结构的上表面。在实施例中，所述栅极的所述第一侧与所述栅极的所述第二侧在第一侧向方向上间隔开；并且所述栅极的所述第一相对侧壁在第二侧向方向上间隔开，所述第二侧向方向与所述第一侧向方向垂直。在实施例中，所述硅化物阻挡结构的第二侧壁设置在所述隔离结构的所述内周界之外，且其中所述硅化物阻挡结构的所述第二侧壁与所述第一侧壁相对。在实施例中，所述硅化物阻挡结构的第三侧壁设置在所述栅极的第二相对侧壁之间，且其中所述栅极的所述第二相对侧壁在所述第一侧向方向上间隔开。在实施例中，所述硅化物阻挡结构从所述第三侧壁连续地延伸到所述硅化物阻挡结构的第四侧壁，所述第四侧壁与所述第三侧壁相对，且其中所述第四侧壁设置在所述隔离结构的所述内周界之外。在实施例中，所述第二侧壁设置在所述隔离结构的所述内周界与所述隔离结构的外周界之间。在实施例中，所述隔离结构的所述内周界与所述第一相对侧壁中的多个侧壁中的一者之间在所述第二侧向方向上的最短距离小于或等于约1微米。在实施例中，所述第一相对侧壁中的所述多个侧壁中的所述一者与所述第一侧壁之间在所述第二侧向方向上的最短距离小于或等于约1微米。在实施例中，所述第二侧壁与所述隔离结构的所述内周界之间在所述第二侧向方向上的最短距离小于或等于约1微米。在实施例中，所述硅化物阻挡结构从所述硅化物阻挡结构的第三侧壁连续地延伸到所述硅化物阻挡结构的第四侧壁，所述第四侧壁与所述第三侧壁相对，其中所述第三侧壁在所述第一侧向方向上与所述第四侧壁间隔开，且所述第三侧壁与所述第四侧壁两者均设置在所述隔离结构的所述内周界之外。

在其他实施例中，本申请提供一种半导体装置。所述半导体装置包括：隔离结构，所述隔离结构设置在半导体衬底中，其中所述隔离结构的内周界界定所述半导体衬底的装置区的多个侧。第一源极/漏极区及第二源极/漏极区设置在所述装置区中且在第一侧向方向上间隔开。栅极设置在所述装置区之上及所述第一源极/漏极区与所述第二源极/漏极区之间，其中所述栅极的外周界设置在所述隔离结构的所述内周界内。第一硅化物阻挡结构覆盖所述栅极的第一部分、所述第一源极/漏极区的第一部分及所述隔离结构的第一部分。第二硅化物阻挡结构覆盖所述栅极的第二部分、所述第一源极/漏极区的第二部分及所述隔离结构的第二部分，其中所述第二硅化物阻挡结构在和所述第一侧向方向垂直的第二侧向方向上与所述第一硅化物阻挡结构间隔开。

在实施例中，所述半导体装置进一步包括第一导电触点，所述第一导电触点电耦合到所述第一源极/漏极区，其中所述第一导电触点设置在所述第一硅化物阻挡结构与所述第二硅化物阻挡结构之间及所述栅极与所述隔离结构之间。在实施例中，所述半导体装置进一步包括第一拾取区及第二拾取区，所述第一拾取区及所述第二拾取区在所述装置区中设置在所述第一源极/漏极区与所述第二源极/漏极区之间，其中：所述第一拾取区与所述第二拾取区在所述第二侧向方向上间隔开且设置在所述栅极的相对侧上；所述第一拾取区包括与所述第一源极/漏极区不同的掺杂类型；并且所述第一硅化物阻挡结构设置在所述第一拾取区与所述第一导电触点之间。在实施例中，所述第一硅化物阻挡结构至少局部地覆盖所述第一拾取区；并且所述第二硅化物阻挡结构至少局部地覆盖所述第二拾取区。在实施例中，所述半导体装置进一步包括第三硅化物阻挡结构及第四硅化物阻挡结构。第三硅化物阻挡结构覆盖所述栅极的第三部分、所述第二源极/漏极区的第一部分及所述隔离结构的第三部分。第四硅化物阻挡结构覆盖所述栅极的第四部分、所述第二源极/漏极区的第二部分及所述隔离结构的第四部分，其中：所述第三硅化物阻挡结构在所述第二侧向方向上与所述第四硅化物阻挡结构间隔开；并且所述第三硅化物阻挡结构及所述第四硅化物阻挡结构均在所述第一侧向方向上与所述第一硅化物阻挡结构及所述第二硅化物阻挡结构间隔开。在实施例中，所述半导体装置进一步包括第二导电触点、第一硅化物层以及第二硅化物层。第二导电触点电耦合到所述第一拾取区，其中所述第二导电触点设置在所述第一硅化物阻挡结构与所述第三硅化物阻挡结构之间。第一硅化物层设置在所述第一导电触点与所述第一源极/漏极区之间，其中所述第一硅化物层覆盖所述第一源极/漏极区的部分，所述第一源极/漏极区的所述部分位于所述第一硅化物阻挡结构与所述第二硅化物阻挡结构之间及位于所述栅极与所述隔离结构之间。第二硅化物层设置在所述第二导电触点与所述第一拾取区之间，其中所述第二硅化物层覆盖所述第一拾取区的部分，所述第一拾取区的所述部分位于所述第一硅化物阻挡结构与所述第三硅化物阻挡结构之间及位于所述栅极与所述隔离结构之间。在实施例中，所述第一硅化物阻挡结构覆盖所述第二源极/漏极区的第一部分；所述第一硅化物阻挡结构的相对侧壁在所述第一侧向方向上间隔开且设置在所述隔离结构的所述内周界之外；所述第二硅化物阻挡结构覆盖所述第二源极/漏极区的第二部分；并且所述第二硅化物阻挡结构的相对侧壁在所述第一侧向方向上间隔开且设置在所述隔离结构的所述内周界之外。

在又一些其他实施例中，本申请提供一种形成半导体装置的方法。所述方法包括在半导体衬底中形成隔离结构，其中所述隔离结构的内周界划定出所述半导体衬底的装置区。在所述装置区之上及所述隔离结构的所述内周界内形成栅极。在所述装置区中及所述栅极的第一相对侧上形成第一源极/漏极区及第二源极/漏极区，其中所述栅极的所述第一相对侧在第一侧向方向上间隔开。形成第一硅化物阻挡结构，所述第一硅化物阻挡结构局部地覆盖所述第一源极/漏极区、局部地覆盖所述栅极且局部地覆盖所述隔离结构。形成第二硅化物阻挡结构，所述第二硅化物阻挡结构在和所述第一侧向方向垂直的第二侧向方向上与所述第一硅化物阻挡结构间隔开，其中所述第二硅化物阻挡结构局部地覆盖所述第一源极/漏极区、局部地覆盖所述栅极且局部地覆盖所述隔离结构。执行硅化物工艺，以在所述第一源极/漏极区上形成第一硅化物层，其中所述第一硅化物层设置在所述第一硅化物阻挡结构与所述第二硅化物阻挡结构之间。

在实施例中，所述的方法进一步包括：在所述装置区中及所述栅极的第二相对侧上形成第一拾取区及第二拾取区，其中所述栅极的所述第二相对侧在所述第二侧向方向上间隔开，其中所述硅化物工艺在所述第一拾取区上形成第二硅化物层，且其中所述第一硅化物阻挡结构设置在所述第二硅化物层与所述第一硅化物层之间。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替及变更。