具有高介电常数限制孔的VCSEL器件及其制备方法与流程

本发明涉及半导体激光器中垂直腔面发射器件领域，具体地说是一种具有高介电常数限制孔的vcsel器件的制备方法。

背景技术：

垂直腔面发射激光器(vcsels)的概念首次由kenichiiga教授和他的同事提出于1977年，并在1979年实现了第一台设备。自那以后，vcsels的相关研究领域呈现一个快速发展的趋势，并很快在1994年实现商业化。如今vcsel已取代边射型激光而应用在短程的光纤通讯上，如以太网路和纤维通道(fibrechannel)。2004年，vcsels首次被用于光学计算机鼠标。2017年9月13日，iphonex发布，面部识别功能采用vcsel技术，之后苹果更是砸25.8亿元，助力finisar增产vcsel。

由于vcsel发光区域位于孔内，孔外是无法获得增益，所以器件设置电流限制孔将注入电流有效限制在孔径以内。但是电流在孔径下方p型空穴注入层难免会有横向扩展，导致了有源区实现激射需要更大的阈值电流密度，同时对于相同的电流密度下，横向扩展严重的器件其峰值输出功率相对较小。对于vcsel的限制孔的设计，当前主要有曾以下几种方法，一是将埋层隧穿结置于空穴注入层中，隧穿结的宽度与孔径的尺寸一致，中间的载流子可以隧穿进入有源区，边缘处由于高的肖特基势垒无法进入有源区，形成近似电流限制孔结构，从而实现很强的横向电流限制(m.ortsiefer,r.shau,g.f.g.abstreiter,m.-c.amann,low-resistanceinga(al)astunneljunctionsforlongwavelengthvertical-cavitysurface-emittinglasers.jpn.j.appl.phy.39,1727–1729(2000).)。再者，例如中国发明专利cn108923255a采用al2o3作为电流限制孔结构，由于al2o3较高的热导率，可以提高器件的散热性，从而稳定器件的性能和寿命。上述的埋层隧穿结结构虽然在一定程度上提高了电流的横向限制，使器件性能得到了一定的提升，但是它们的器件结构均较为复杂，对于生长工艺的要求过高，一般的工业生产水平较难达到两种器件所提出的标准。而利用al2o3为电流限制孔时，虽然提高了器件的散热，但是它仅仅利用绝缘体本身的不导电性来实现对电流的横向限制的效果微乎其微，电流在绝缘体下方难免会横向扩散。如图1所示，通常的做法可能会想将绝缘体做厚去实现电流限制，但绝缘体太厚会影响器件的散热及其性能，所以我们需要从别的方面入手来解决该横向电流扩散的问题。

关于电流往两侧扩散的问题，当前的解决方法是器件结构的绝缘限制孔层是采用sio2和sin，目的是利用了其绝缘体的特征，来实现将电流集中在器件中间阻止往两侧扩散的问题；但由于绝缘体厚度有限及电流的流动性的原因，仍然存在着电流向两侧横向扩散的问题，即无法很好的将电流集中在器件中间。

技术实现要素：

本发明的目的为针对当前技术中存在的不足，提供一种具有高介电常数电流限制孔的vcsel器件。该器件将当前主流vcsel的器件限制孔材料由sio2换成了具有高介电常数的材料ta2o5，hfo2，通过用具有高介电常数的材料ta2o5，hfo2来取代sio2，利用电子电力器件中的mis理论，相当于在本身的绝缘体结构下面再加了一层隐形的绝缘体(高阻区)来阻挡电流的横向扩散，既做到了良好的导热作用的同时，还相当于将器件的侧面进行了覆盖，电流则不会向两侧流动，实现了很好的电流限制。

本发明解决该技术问题所采用的技术方案是：

一种具有高介电常数电流限制孔的vcsel器件；该器件的外延结构沿着外延生长方向依次包括衬底、缓冲层、氮化物外延dbr和n-型半导体传输层。

其中，n-型半导体传输层分为两部分，下层完全覆盖氮化物外延dbr，厚度为1～5μm；上层的投影面积为下层面积的60～80％，且和下层的中心相同，厚度为0.1～2μm。

所述的n-型半导体传输层的上层依次为多量子阱层、p-型电流阻挡层、p-型半导体传输层、p-型重掺杂半导体传输层；p-型重掺杂半导体传输层上表面的外侧为环形的高介电常数绝缘层，作为电流限制孔，其材质为非掺杂的hfo2或ta2o5，厚度为10～100nm，圆环的宽度为1～10μm。

电流扩展层覆盖在p-型重掺杂半导体传输层和高介电常数绝缘电流限制孔之上；介质dbr位于电流扩展层之上，其投影面积为电流扩展层面积的0.5～0.9；圆环形的p-型欧姆电极位于电流扩展层的外侧，宽度为0.1～2μm。

圆环状的n-型欧姆电极位于n-型半导体传输层下层暴露部分的外侧，宽度为0.1～1μm。

所述衬底为蓝宝石、sic、si、aln、gan或石英玻璃。衬底沿着外延生长方向的不同可以分成极性面[0001]衬底、半极性面[11-22]衬底或非极性面[1-100]衬底。

所述缓冲层的材质是alx1iny1ga1-x1-y1n。其中，应保证各组分系数0≤x1≤1,0≤y1≤1，1≥1-x1-y1≥0，厚度为10～50nm。

所述氮化物外延dbr的材料可以由aln/gan、alinn/gan等高低折射率材料交替而成的，其厚度分别为所需发光波长在介质中的波长的四分之一。

所述n-型半导体传输层的材质为alx2iny2ga1-x2-y2n，其中，应保证各组分系数0≤x2≤1,0≤y2≤1，1≥1-x2-y2≥0，厚度为1～5μm。

所述多量子阱层材质为alx3iny3ga1-x3-y3n/alx4iny4ga1-x4-y4n，其中，应保证各组分系数0≤x3≤1,0≤y3≤1，1≥1-x3-y3≥0，0≤x4≤1,0≤y4≤1，1≥1-x4-y4≥0，量子垒的禁带宽度应高于量子阱的禁带宽度，量子阱的个数大于等于1，量子阱alx3iny3ga1-x3-y3n厚度为1～10nm，量子垒alx4iny4ga1-x4-y4n厚度为5～50nm。

所述p-型电流阻挡层的材质为alx5iny5ga1-x5-y5n，其中，应保证各组分系数0≤x5≤1,0≤y5≤1，1≥1-x5-y5≥0，厚度为10～100nm。

所述p-型半导体传输层的材质为alx6iny6ga1-x6-y6n，其中，应保证各组分系数0≤x6≤1,0≤y6≤1，1≥1-x6-y6≥0，厚度为50～250nm。

所述p-型重掺杂半导体传输层的材质为alx7iny7ga1-x7-y7n，其中，应保证各组分系数0≤x7≤1,0≤y7≤1，1≥1-x7-y7≥0，材料掺杂为p型重掺杂，掺杂浓度为1e25m³～1e26m³,厚度为10～50nm。

所述电流扩展层的材料可以是ito、ni/au、氧化锌、石墨烯、铝或金属纳米线，厚度为10～100nm。

所述介质dbr的材料可以由ta2o5/sio2、tio2/sio2,等高低折射率材料交替而成的，其厚度分别为所需发光波长在介质中的波长的四分之一。

所述p型欧姆电极的材质为p-型欧姆电极ni/au、cr/au、pt/au、ni/al等,p-型欧姆电极的投影面积为电流扩展层面积的5％～100％。

所述n型欧姆电极的材质为n-型欧姆电极al/au、cr/au等,其中，n型欧姆电极的投影面积为暴露的n-型半导体传输层面积的5％～100％。

上述具有高介电常数电流限制孔的vcsel器件，所涉及的原材料均可通过一般性途径获得，其制备方法中的操作工艺是本技术领域的技术人员所具备的。

所述的具有高介电常数电流限制孔的vcsel器件的制备方法，包括以下步骤：

第一步，首先在mocvd反应炉中，将衬底在1250～1350℃下进行烘烤，将衬底表面的异物进行清除，然后分别生长gan缓冲层、氮化物外延dbr、n-型gan半导体传输层、量子阱层、p-型电流阻挡层、p-型gan半导体传输层、p-型gan重掺杂半导体传输层；

第二步，在第一步得到的p-型重掺杂半导体传输层上，通过光刻和刻蚀工艺制作台阶，曝露出60～80％n-型半导体传输层；

第三步，在第一步得到的p-型重掺杂半导体传输层上沉积生长电流限制孔结构层厚度为10～100nm，电流限制孔结构所使用的绝缘体材料为非掺杂的hfo2；随后利用光刻技术对绝缘体材料刻蚀出环形图案，该图案沿着p-型重掺杂半导体传输层的边缘而覆盖圆环的宽度为1～10μm；

第四步，在第三步得到的电流限制孔上蒸镀电流扩展层，其材料是ito，并通过光刻和湿法刻蚀制作图形化电流扩展层，位于p-型重掺杂半导体传输层和电流限制孔的上方；

第五步，在第四步得到的电流扩展层上原子层沉积(ald)介质dbr；

第六步，分别蒸镀并且光刻制作出p-型欧姆电极宽度为以及n-型欧姆电极宽度；

由此制得本发明的具有高介电常数电流限制孔的vcsel器件。

本发明的实质性特点为：

本发明的实现基于vcsel激光器基本设计思路，再将电子电力器件中mis理论来设计vcsel的器件，取得了意想不到的效果。

其理论机理为：当前技术主要采用sio2(介电常数为3.9)或者sin(介电常数为7.5)的材料作为电流限制孔，而我们提出的是采用hfo2(介电常数为25),ta2o5(介电常数为26)两种材料作为限制孔。

如图1，2所示：如果采用hfo2和ta2o5,绝缘体介电常数很大，所承担的电场反而越小，所以承担的电压越小。那么，加在p-gan两侧的电压就越大。根据电子电力器件理论中mis结构原理可知：p-gan两侧的电压越大，p-gan内部的空穴(类似于电子)浓度越小，因为被耗尽。简而言之，载流子浓度越小，导电性越差，即类似于一个高阻区。那么电流就不会横向流动，只会直线向下注入，即达到我们想要的结果。

本发明的有益效果是：

(1)本发明中的有高介电常数电流限制孔的vcsel器件，将绝缘体嵌入到了vcsel的电流扩展层中，这种结构充分利用了mis结构中绝缘体分担电场的能力与绝缘体材料本身的介电常数有关的特点，使其与vcsel的电流限制孔进行了巧妙的整合，使得绝缘体下方的耗尽的程度变强，从而减弱了电流的横向扩散，使整个器件获得了更好的横向电流限制，从而降低了vcsel的阈值电流，提高了器件的的发光效率。本发明中的具有高介电常数电流限制孔的器件相较于隧穿结的器件的制作，会降低近40％的工艺时间，发光阈值大约会降低0.5ma,并且在80ma下的输出功率相较于常规器件提高了14.3％。

(2)此外，该器件设计结构一定程度上缓解了vcsel器件中p型空穴注入层的横向电势差，一定程度上相较于低介电常数绝缘限制孔削弱了横向的载流子注入，同样也提高了电流的横向限制。

(3)本发明中有高介电常数电流限制孔的vcsel器件，制作工艺简单，易于操作，可重复性强，生产成本低。

附图说明

下面结合附图对本发明作近一步的说明。

图1为当前技术主要采用sio2(介电常数为3.9)或者sin(介电常数为7.5)的材料的电流限制孔示意图；

图2为本发明采用hfo2(介电常数为25)或者ta2o5(介电常数为26)两种材料作为限制孔的示意图。

图3为本发明的方法中，具有高介电常数电流限制孔的vcsel器件的外延片结构示意图。

图4为本发明的方法中，在p-型重掺杂半导体传输层上，通过光刻和刻蚀工艺制作台阶，曝露出n-型半导体传输层的外延片结构示意图。

图5为本发明的方法中，在p-型重掺杂半导体传输层上，通过沉积生长一层绝缘层，并光刻出电流限制孔的外延片结构示意图。

图6为本发明的方法中，通过光刻和刻蚀制作图形化电流扩展层的外延片结构示意图。

图7为本发明的方法中具有高介电常数电流限制孔的vcsel器件的p-i曲线与标准sio2电流限制孔p-i曲线的对比图。

图8为为本发明的方法中具有高介电常数电流限制孔的vcsel器件绝缘体下方p型gan空穴横向分布与标准sio2电流限制孔绝缘体下方p型gan空穴横向分布的对比图。

其中，101.衬底，102，缓冲层,103.氮化物外延dbr，104.n-型半导体传输层，105.多量子阱层，106.p-型电流阻挡层，107.p-型半导体传输层，108.p-型重掺杂半导体传输层，109.电流限制孔，110.电流扩展层，111.介质dbr,112.p-型欧姆电极，113.n-型欧姆电极。

具体实施方式

下面结合实施例及附图对本发明作进一步说明，但不以此作为对本申请权利要求保护范围的限定。

图3为实施例1的器件结构，其沿着外延生长方向依次包括：衬底101、缓冲层102、氮化物外延dbr103、n-型半导体传输层104、多量子阱层105、p-型电流阻挡层106、p-型半导体传输层107、p-型重掺杂半导体传输层108、电流限制孔109、电流扩展层110、介质dbr111、p-型欧姆电极112和n-型欧姆电极113。

图4所示实施例表明，本发明的方法中，在p-型重掺杂半导体传输层108上，通过光刻和干法刻蚀工艺制作台阶，曝露出n-型半导体传输层104的外延片结构，其沿着外延生长方向依次包括：衬底101、缓冲层102、氮化物外延dbr103、n-型半导体传输层104、多量子阱层105、p-型电流阻挡层106、p-型半导体传输层107、p-型重掺杂半导体传输层108。

图5所示实施例表明，本发明的方法中，在p-型重掺杂半导体传输层108上沉积生长高介电常数绝缘电流限制孔109，并光刻出电流限制孔的外延片结构，其沿着外延生长方向依次包括：衬底101、缓冲层102、氮化物外延dbr103、n-型半导体传输层104、多量子阱层105、p-型电流阻挡层106、p-型半导体传输层107、p-型重掺杂半导体传输层108和绝缘电流限制孔109。

图6所示实施例表明，本发明的方法中，通过光刻和湿法刻蚀制作图形化电流扩展层的外延片结构，其沿着外延生长方向依次包括：衬底101、缓冲层102、氮化物外延dbr103、n-型半导体传输层104、多量子阱层105、p-型电流阻挡层106、p-型半导体传输层107、p-型重掺杂半导体传输层108、绝缘电流限制孔109和电流扩展层110。

图7所示曲线表明，高介常数绝缘体限制孔有更低的阈值以及相同电流下有更高的输出功率，这是由于高介电常数绝缘体材料作为限制孔后，减少了电流的横向扩散。

图8所示曲线表明，由于高介常数绝缘体分担的电场小，所以外加电压时，会有更大电压加在p型gan上，使得界面的空穴大量耗尽，因此该位置处的空穴浓度几乎下降为0，形成高阻区，对电极边缘的横向扩散起到了抑制的作用，从而提高了器件的性能。

实施例1

本实施例的具有高介电常数电流限制孔的vcsel器件的外延结构，沿着外延生长方向依次包括圆形衬底101、缓冲层102、氮化物外延dbr103和n-型半导体传输层104；其中，n-型半导体传输层104分为两部分，下层完全覆盖氮化物外延dbr103，厚度为2μm；上层的投影面积为下层面积的80％，且和下层的中心相同，厚度为0.5μm；所述的n-型半导体传输层104的上层依次为多量子阱层105、p-型电流阻挡层106、p-型半导体传输层107；p-型重掺杂半导体传输层108；p-型重掺杂半导体传输层108上表面的外侧为环形的高介电常数绝缘层作为电流限制孔109其材质为非掺杂的hfo2109，厚度为40nm，圆环的宽度为2.5μm；电流扩展层110覆盖在p-型重掺杂半导体传输层108和高介电常数绝缘电流限制孔109之上；介质dbr111位于电流扩展层110之上，其投影面积为电流扩展层110面积的0.6；圆环形的p-型欧姆电极112位于电流扩展层110的外侧，宽度为0.5μm；圆环状的n-型欧姆电极113位于n-型半导体传输层104下层暴露部分的外侧，宽度为0.5μm。

上述具有高介电常数电流限制孔的vcsel器件，其制备方法如下：

第一步，在mocvd反应炉中，将衬底101在1300℃高温环境下进行烘烤，将衬底101表面的异物进行清除，然后分别生长gan缓冲层102；外延aln/gandbr103；n-型gan半导体传输层104；10对in0.07ga0.93n/gan多量子阱层105；p-型al0.09ga0.91n电流阻挡层106；p-型gan半导体传输层107；p-型gan重掺杂半导体传输层108掺杂浓度为5e25m³；

第二步，在第一步得到的p-型重掺杂半导体传输层108上，通过光刻和刻蚀工艺制作台阶，曝露出n-型半导体传输层104；

第三步，在第一步得到的p-型重掺杂半导体传输层108上沉积生长电流限制孔结构层109，电流限制孔结构所使用的绝缘体材料为非掺杂的hfo2，厚度为40nm。随后利用光刻技术对绝缘体材料刻蚀出环形图案，该图案沿着p-型重掺杂半导体传输层108的边缘而覆盖，宽度为2.5μm；

第四步，在第三步得到的电流限制孔上蒸镀电流扩展层110，其材料是ito，厚度为40nm。并通过光刻和湿法刻蚀制作图形化电流扩展层，位于p-型重掺杂半导体传输层108和电流限制孔109的上方；

第五步，在第四步得到的电流扩展层上原子层沉积(ald)10对ta2o5/sio2介质dbr111,厚度为1.27μm；

第六步，蒸镀并且光刻制作出p-型欧姆电极112以及n-型欧姆电极113。

由此制得本发明的具有高介电常数电流限制孔的vcsel器件。

实施例2

本实施例的具有高介电常数电流限制孔的vcsel器件的外延结构，沿着外延生长方向依次包括圆形衬底101、缓冲层102、氮化物外延dbr103和n-型半导体传输层104；其中，n-型半导体传输层104分为两部分，下层完全覆盖氮化物外延dbr103，厚度为2μm；上层的投影面积为下层面积的80％，且和下层的中心相同，厚度为0.5μm；所述的n-型半导体传输层104的上层依次为多量子阱层105、p-型电流阻挡层106、p-型半导体传输层107；p-型重掺杂半导体传输层108；p-型重掺杂半导体传输层108上表面的外侧为环形的高介电常数绝缘层109作为电流限制孔其材质为非掺杂的ta2o5，厚度为40nm，圆环的宽度为2.5μm；电流扩展层110覆盖在p-型重掺杂半导体传输层108和高介电常数绝缘电流限制孔109之上；介质dbr111位于电流扩展层110之上，其投影面积为电流扩展层面积的0.6；圆环形的p-型欧姆电极112位于电流扩展层110的外侧，宽度为0.5μm；圆环状的n-型欧姆电极113位于n-型半导体传输层104下层暴露部分的外侧，宽度为0.5μm。

上述具有高介电常数电流限制孔的vcsel器件，其制备方法如下：

第一步，在mocvd反应炉中，将衬底101在1300℃高温环境下进行烘烤，将衬底101表面的异物进行清除，然后分别生长gan缓冲层102；外延aln/gandbr103；n-型gan半导体传输层104；10对in0.07ga0.93n/gan多量子阱层105；p-型al0.09ga0.91n电流阻挡层106；p-型gan半导体传输层107；p-型gan重掺杂半导体传输层108掺杂浓度为5e25m³；

第二步，在第一步得到的p-型重掺杂半导体传输层108上，通过光刻和刻蚀工艺制作台阶，曝露出n-型半导体传输层104；

第三步，在第一步得到的p-型重掺杂半导体传输层108上沉积生长电流限制孔结构层109，电流限制孔结构所使用的绝缘体材料为非掺杂的ta2o5，厚度为40nm。随后利用光刻技术对绝缘体材料刻蚀出环形图案，该图案沿着p-型重掺杂半导体传输层108的边缘而覆盖，宽度为2.5μm；

第四步，在第三步得到的电流限制孔上蒸镀电流扩展层110，其材料是ito，厚度为40nm。并通过光刻和湿法刻蚀制作图形化电流扩展层，位于p-型重掺杂半导体传输层108和电流限制孔109的上方；

第五步，在第四步得到的电流扩展层上原子层沉积(ald)10对ta2o5/sio2介质dbr111,厚度为1.27μm；

第六步，蒸镀并且光刻制作出p-型欧姆电极112以及n-型欧姆电极113。

由此制得本发明的具有高介电常数电流限制孔的vcsel器件。

上述具有高介电常数电流限制孔的vcsel器件，所涉及的原材料均可通过一般性途径获得，其制备方法中的操作工艺是本技术领域的技术人员所具备的。

结合各实施例所得结果，我们发现随着绝缘体电流限制孔的介电常数的变大，该结构分担的电场变小，p型gan层的的电场变大导致耗尽程度变大，则一定程度下抑制了p型gan的横向扩展。具体的宽度和厚度的变化需要依据不同的器件结构、工艺方法做适当的优化，从而使电流限制孔起到最佳效果。

从上面实施例可以看出，本发明提供的一种具有高介电常数电流限制孔的vcsel器件，通过在电流扩展层之中插入高介电常数的绝缘层结构，高介电常数绝缘体本身的不导电性对电流的限制形成了器件所需的孔径结构，其次通过绝缘体上侧的金属电极，绝缘体本身，绝缘体下侧的p型gan层形成mis结构，当在金属电极一侧施加正电压时，绝缘体下侧空穴被耗尽，形成耗尽区，即高阻区，可以一定程度上阻止电流的横向扩散，相同的外加电压下，介电常数越大的材料，其本身分担的电势较小，那么绝缘体下方的p型gan所分担的电势越大，耗尽越明显，其次由于高介电常数绝缘体分担的电势小，使得p型gan的横向电势差也较小，意味着由于横向差造成的载流子横向扩散也较小，这也相对提高了载流子的横向限制，从而降低了vcsel的阈值电流，提高了器件的的发光效率。

本发明的机理为：当前技术主要采用sio2(介电常数为3.9)或者sin(介电常数为7.5)的材料作为电流限制孔，而我们提出的是采用hfo2(介电常数为25),ta2o5介电常数为26)两种材料作为限制孔。如图7所示：如果采用hfo2和ta2o5,绝缘体介电常数很大，所承担的电压反而越小。那么，加在p-gan两侧的电压就越大。根据半导体物理中mis结构原理可知：p-gan两侧的电压越大，半导体一侧p-gan被耗尽，即p-gan内部的空穴浓度变小接近于0。简而言之，空穴浓度越小，导电性越差，即类似于一个高阻区。那么电流就不会横向流动，注入的电流只会直线向下注入，即大大减少了注入电流的浪费。

本发明未尽事宜为公知技术。