PMOS触发的SCR器件、SCR器件的制造方法及SCR静电保护电路与流程

本发明涉及集成电路(ic)设计中的静电保护领域，尤其涉及一种pmos触发的scr器件、scr器件的制造方法及scr静电保护电路。

背景技术：

互补金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)工艺尺寸向深亚微米范围缩比，使静电释放(electro-staticdischarge，esd)保护成为一个重要的可靠性问题。为了保护集成电路免受损伤，需要在芯片的输入/输出(i/o)和内核电路实现esd保护，即静电保护。在有限的空间内制造esd保护电路同时对集成电路造成最小的影响，是一项具有挑战性的设计任务。

可控硅(siliconcontrolledrectifier，scr)可以导通大量的电流，使多余的电荷得以快速泄放，防止内部电路被损坏，因此特别适合应用于esd保护。绝缘体上硅(silicon-on-insulator，soi)是在顶层硅和背衬底之间引入了一层埋氧化层作为绝缘层，埋氧化层延伸于半导体元件的有源区下方。soi技术带来许多结构上与物理特性上的改良，但是soi结构也带来更严重的静电放电的问题。

存在以下几个原因使cmossoi集成电路的esd保护特别困难。首先，因为器件是在硅薄膜中制造的，基于厚场氧化物的esd技术不能采用。其次，由于soi中埋氧化物的存在使器件的esd功耗不容易散掉，导致其在大电流下鲁棒性较差。同时因为有埋氧化层，在体硅工艺中通常采用的大面积寄生二极管、双极器件和硅可控整流器(scr)，在标准的soi工艺中不容易实现。

传统的soi-scr结构如图1所示，n阱3和p阱4中各有一个n+注入区和p+注入区，n阱中的两个注入区相连接到阳极，p阱中的两个注入区相连接到阴极。图2是传统scr器件内部寄生结构的等效电路。电路正常工作时，scr处于高阻状态，只有一个很小的pn结反向漏电流，不会影响电路的正常工作。当正向esd电压出现在阳极时(p+端)，寄生npn管6和寄生pnp管5导通，两个寄生的晶体管形成了一个正反馈结构。两个寄生的晶体管相继导通后，由于雪崩击穿导致器件内部电阻大大降低，出现电压“滞回”现象，即snapback效应，此时的scr开始释放esd产生的大电流。

虽然scr器件的esd能力强，面积优势比较大，但它的劣势也比较明显，它的触发电压和维持电压调整不灵活，图3所示为传统scr器件的工作特性曲线，过高的触发电压和过低的维持电压使其难以满足esd的设计窗口。在esd保护器件中，最重要的两个参数是触发电压和维持电压，触发电压主要是由n阱和p阱形成的pn结的雪崩击穿电压决定，它的大小可以通过调节p阱和n阱浓度或阱电阻等参数来改变，传统的scr器件，由于n阱和p阱掺杂浓度低，触发电压较高，使其在低压esd应用中使用受限。因为低压电路中，栅氧化层比较薄，相应的击穿电压也较低，当esd脉冲信号进来时，scr保护器件可能还未触发开启，过高的电压就已经把栅氧化层击穿，内部电路受到不可逆的损伤。

因此，有必要解决现有soi-scr的触发电压过高的问题。

技术实现要素：

为了解决现有soi-scr的触发电压过高的问题，本发明提出了一种pmos触发的scr器件、scr器件的制造方法及scr静电保护电路，本发明具体是以如下技术方案实现的。

本发明提供了一种pmos触发的scr器件，包括埋氧化层，还包括依次设于所述埋氧化层表面的第一p+注入区、n阱区、p+注入触发区、p阱区和第一n+注入区，所述第一p+注入区连接于阳极，所述第一n+注入区连接于阴极，所述n阱区的远离所述埋氧化层的一侧设有栅极结构。

本发明pmos触发的scr器件的进一步改进在于，所述阳极用于连接延时电路的第一端，所述阴极用于连接所述延时电路的第二端，所述栅极结构用于连接所述延时电路的第三端。

本发明pmos触发的scr器件的进一步改进在于，所述埋氧化层的表面还设有第二n+注入区和第二p+注入区，所述第一p+注入区和所述第二n+注入区均注入于所述n阱区中远离所述p阱区的一侧，所述第一n+注入区和所述第二p+注入区均注入于所述p阱区中远离所述n阱区的一侧。

此外，本发明还提供一种包含上述scr器件的pmos触发的scr静电保护电路，scr静电保护电路还包括延时电路，所述延时电路用于当静电信号发生时控制所述scr器件导通，并用于当待保护电路正常工作时控制scr器件截止，所述scr器件的阳极用于连接所述延时电路的第一端，所述scr器件的阴极用于连接所述延时电路的第二端，所述scr器件的栅极结构用于连接所述延时电路的第三端。

本发明scr静电保护电路的进一步改进在于，所述延时电路为rc延时电路。

本发明scr静电保护电路的更进一步改进在于，所述rc延时电路包括电阻和电容，所述电阻的第一端连接于所述阳极，所述电阻的第二端连接于所述电容的第一端，所述电容的第二端连接于所述阴极，所述电容的第一端还连接于所述栅极结构。

本发明scr静电保护电路的更进一步改进在于，所述电容包括第一极板和第二极板，所述第二极板为焊盘，所述第一极板设于所述第二极板的靠近所述scr器件的一侧。

本发明scr静电保护电路的更进一步改进在于，所述第一极板连接于所述电阻的第二端和所述栅极结构，所述第二极板连接于所述阴极。

此外，本发明还提供一种制造上述scr器件的方法，包括步骤：

制造埋氧化层；

于所述埋氧化层的表面制造n阱区和p阱区；

于所述n阱区的远离所述埋氧化层的一侧制造栅极结构；

于所述埋氧化层的表面制造第一p+注入区、p+注入触发区和第一n+注入区，其中，将所述第一p+注入区注入于所述n阱区中远离所述p阱区的一侧，将所述p+注入触发区注入于所述n阱区和所述p阱区之间，将所述第一n+注入区注入于所述p阱区中远离所述n阱区的一侧；

于所述第一p+注入区制造阳极焊盘；

于所述第一n+注入区制造阴极焊盘。

本发明scr器件的制造方法的进一步改进在于，所述scr器件的所述埋氧化层的表面还设有第二n+注入区和第二p+注入区，于所述埋氧化层的表面制造第一p+注入区、p+注入触发区和第一n+注入区的步骤中：

将所述第二n+注入区注入于所述n阱区中远离所述p阱区的一侧，且将所述第一n+注入区注入于所述p阱区中远离所述n阱区的一侧；

将所述第一p+注入区注入于所述n阱区中远离所述p阱区的一侧，且将所述p+注入触发区注入于所述n阱区和所述p阱区之间，且将所述第二p+注入区注入于所述p阱区中远离所述n阱区的一侧。

采用上述技术方案，本发明pmos触发的scr器件、scr器件的制造方法及scr静电保护电路，具有如下有益效果：

1)scr的导通不依赖于传统结构中n阱和p阱之间结的反向击穿,而是通过开启pmos管引入沟道电流，大大降低了scr的触发电压；

2)加快了scr的开启速度，具备有效性和敏捷性；

3)大大改善了scr的esd保护性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中基于soi工艺的scr结构示意图。

图2为传统scr器件内部寄生结构的等效电路示意图。

图3为传统scr器件的工作特性曲线示意图。

图4为本发明实施例1的pmos触发的scr器件的剖面结构示意图。

图5为本发明实施例1的pmos触发的scr器件的版图结构示意图。

图6为本发明实施例2的pmos触发的scr静电保护电路的示意图。

图7为本发明实施例3的scr器件的制造方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

传统的晶闸管器件结构如图1和图2所示，传统晶闸管具有三个pn结，当晶闸管承受阳极到阴极正向电压时,为使晶闸管导通,必须使承受反向电压的pn结失去阻挡作用，使该pn结雪崩击穿。但是在低压电路中，由于cmos的栅氧化层比较薄，相应的击穿电压也比较低，当esd脉冲信号进来时，scr保护器件可能还未触发开启，过高的电压就已经把cmos的栅氧化层击穿，内部电路受到不可逆的损伤；即，在低压电路中，scr难以触发导通，因而esd脉冲信号产生的大电流无法及时通过scr进行泄放，导致esd脉冲信号损坏cmos内部电路。

为解决现有soi-scr的触发电压过高的问题，本发明提出了一种pmos触发的scr器件1、scr器件1的制造方法及scr静电保护电路。

实施例1：

结合图4和图5所示，本发明提出的一种pmos触发的scr器件1，包括埋氧化层10，还包括依次设于埋氧化层10表面的第一p+注入区11、n阱区12、p+注入触发区13、p阱区14和第一n+注入区15，第一p+注入区11连接于阳极anode，第一n+注入区15连接于阴极cathode，n阱区12的远离埋氧化层10的一侧设有栅极结构16。

实施例1中，在传统soi-scr结构的基础上，在n阱区12和p阱区14交界处注入一层p+注入区(即p+注入触发区13)；第一p+注入区11、n阱区12和p+注入触发区13就形成了一个类似pmos的结构；再在两个相邻p+区之间添加一层gate，即在n阱区12之上设置栅极结构16，就形成了一个真正意义上的pmos管(p沟道场效应晶体管)。

pmos管具有三个引脚，分别为漏极、源极和栅极，当pmos的栅极相对于源极施加负电压时，pmos导通。

在本实施例1中，栅极结构16就相当于pmos中的栅极，当在栅极结构16施加低电平时，pmos导通。使用本实施例1中的scr保护器件时，将栅极结构16设置为由esd脉冲信号控制；具体地，有esd脉冲信号时，控制栅极结构16为低电平则pmos导通；而当cmos电路正常工作时，控制栅极结构16为高电平则pmos关断。此外，阳极anode和阴极cathode分别作为esd脉冲信号的输入输出端，阳极anode连接于i/o，阴极cathode接地，用于泄放电流。阳极anode和栅极结构16均接收esd脉冲信号。

本实施例1中的栅极结构16为二氧化硅材质。

具体地，当阳极anode向阴极cathode进行正向esd冲击时，栅极结构16保持在零电位，即pmos的栅极为低电平；pmos的漏源极之间形成p沟道，pmos导通；阳极anode接收esd脉冲信号，沟道电流直接灌入到p阱区14中，并在p阱区14的阱电阻上产生压降，随着电压继续增加，压降大于0.7v时，scr的寄生npn管(包括n阱区12、p+注入触发区13和p阱区14、第一n+注入区15)导通，npn管集电极电流的增加会引起pnp管(包括第一p+注入区11、n阱区12、p+注入触发区13和p阱区14)基极电流的增加，使pnp管导通；从而在i/o端口(接阳极anode)与地(接阴极cathode)之间形成了第一p+注入区11→n阱区12→p+注入触发区13→p阱区14→第一n+注入区15的低阻通路，使得i/o端口迅速箝位至很低的电压(即维持电压vh)，从而泄放esd冲击电流。

可知，本实施例1通过内嵌pmos管，使其在esd信号进来时直接将沟道电流引入到p阱区14中；不依赖于pn结的反向击穿，大大降低了触发电压，加快了scr的开启速度，具备有效性和敏捷性。

进一步地，阳极anode用于连接延时电路的第一端，阴极cathode用于连接延时电路的第二端，栅极结构16用于连接延时电路的第三端。

本实施例1中，因为需要由esd脉冲信号控制栅极结构16电平，因此在使用时可以通过延时电路处理esd脉冲信号，esd脉冲信号经延时电路来控制栅极结构16。具体地，可使用rc延时电路；合理设置电容电阻值使得rc延时网络无法跟随快速上升的esd脉冲信号但能跟随电路正常工作时的vdd信号；因此，当esd脉冲信号发生时，栅极结构16为低电平；当电路正常工作时，栅极结构16为高电平。

实施例1中，阳极anode接收esd脉冲信号，rc延时电路的第一端接收esd脉冲信号；阴极cathode为输出端，阴极cathode和rc延时电路的第二端均接地。

进一步地，埋氧化层10的表面还设有第二n+注入区122和第二p+注入区142，第一p+注入区11和第二n+注入区122均注入于n阱区12中远离p阱区14的一侧，第一n+注入区15和第二p+注入区142均注入于p阱区14中远离n阱区12的一侧。

如图5所示，本实施例1中，第二n+注入区122位于第一p+注入区11的中部，第二n+注入区122用于给n阱区12置电位。第二p+注入区142位于第一n+注入区15的中部，第二p+注入区142用于给p阱区14置电位。

此外，scr器件1还包括设于埋氧化层10下方的衬底(图中未显示)。图4中，sti结构17是由器件浅沟槽隔离工艺形成的，用于器件隔离；sti结构17的形成通常是先在半导体基底上沉积一层氮化硅层，然后图案化此氮化硅层形成硬掩膜；n阱区12上的栅极结构16同现有的pmos栅极具有相同的构造，包括一层很薄的二氧化硅绝缘层膜和绝缘层膜上的电极。

图4中的p+trigger表示p+注入触发区13，gate表示栅极结构16，box表示埋氧化层10。图5中sab表示硅化金属阻止区，contact表示连接点。

实施例2：

结合图4至图6所示，本发明实施例2提供了一种包含实施例1中scr器件1的pmos触发的scr静电保护电路，还包括延时电路，延时电路用于当静电信号发生时控制scr器件1导通，并用于当待保护电路正常工作时控制scr器件1截止，scr器件1的阳极anode用于连接延时电路的第一端，scr器件1的阴极cathode用于连接延时电路的第二端，scr器件1的栅极结构16用于连接延时电路的第三端。

本实施例2应用于cmos电路，延时电路用于当静电信号发生时控制scr器件1导通，静电电流通过scr器件1泄放；延时电路还用于当电路正常工作时控制scr器件1截止，由此scr器件1不会影响电路正常工作。

进一步地，延时电路为rc延时电路。

更进一步地，rc延时电路包括电阻21和电容22，电阻21的第一端连接于阳极anode，电阻21的第二端连接于电容22的第一端，电容22的第二端连接于阴极cathode，电容22的第一端还连接于栅极结构16。

通过设置合理的rc值，rc电路可控制pmos管gate端的电位，使pmos在esd脉冲信号进来时导通，在电路正常工作时保持关断，避免漏电。具体原理如下。

常见的esd放电模式，如人体放电模型(hbm)、带电器件放电模型(cdm)、机器放电模型(mm)，其esd脉冲信号上升时间通常在几纳秒到几十纳秒之间，而直流电源在上电时，其脉冲信号上升时间通常为几个微秒。

因此，本实施例2中，将rc延时设置在0.1-1us之间，当esd信号进来时，rc网络无法跟随esd信号，栅极结构16gate端保持在0电位，pmos管开启；当电路正常工作时，vdd信号接入，rc网络可以跟随直流电源信号，gate端保持在高电平，pmos管关断。

更进一步地，电容22包括第一极板221和第二极板222，第二极板222为焊盘，第一极板221设于第二极板222的靠近scr器件1的一侧。

更进一步地，第一极板221连接于电阻21的第二端和栅极结构16，第二极板222连接于阴极cathode。

现有技术中，两个相互靠近的导体，中间夹一层不导电的绝缘介质，就构成了电容器。在传统的scr器件中，rc延时电路需要使用专门的电容，因此会增加版图面积。

本实施例2中，与传统rc电路使用mos电容不同，本实施例2在阴极pad(gnd)下方做一层poly(第一极板221)，利用金属层metalpad和poly之间的寄生电容，避免使用mos电容增加的额外的版图面积。较佳地，第一极板221为二氧化硅材质。

实施例3：

如图7所示，本发明实施例3提供了一种制造实施例1中的scr器件1的方法，包括步骤：

步骤s101：制造埋氧化层10；

步骤s102：于埋氧化层10的表面制造n阱区12和p阱区14；

步骤s103：于n阱区12的远离埋氧化层10的一侧制造栅极结构16；

步骤s104：于埋氧化层10的表面制造第一p+注入区11、p+注入触发区13和第一n+注入区15，其中，将第一p+注入区11注入于n阱区12中远离p阱区14的一侧，将p+注入触发区13注入于n阱区12和p阱区14之间，将第一n+注入区15注入于p阱区14中远离n阱区12的一侧；

步骤s105：于第一p+注入区11制造阳极焊盘anode；

步骤s106：于第一n+注入区15制造阴极焊盘cathode。

进一步地，scr器件1的埋氧化层10的表面还设有第二n+注入区122和第二p+注入区142；

步骤s104包括：

将第二n+注入区122注入于n阱区12中远离p阱区14的一侧，且将第一n+注入区15注入于p阱区14中远离n阱区12的一侧；

将第一p+注入区11注入于n阱区12中远离p阱区14的一侧，且将p+注入触发区13注入于n阱区12和p阱区14之间，且将第二p+注入区142注入于p阱区14中远离n阱区12的一侧。

本实施例3中，于n阱区12上制造栅极结构16，于n阱区12和p阱区14之间制造p+注入触发区13，使第一p+注入区11、n阱区12和p+注入触发区13形成pmos结构。

本发明中基于soi工艺的scr器件，通过内嵌pmos管，pmos管在低电位的时候保持导通，使沟道电流由第一p+注入区11经p+注入触发区13直接灌入p阱区14中，寄生npn管、寄生pnp管相继导通，scr器件开启。而pmos管在高电位的时候截止，scr截止。换言之，本发明提供的scr器件，大大降低了scr的触发电压，加快了scr的开启速度，具备有效性和敏捷性，不必像传统scr一样依赖于pn结的反向击穿。

本发明中的scr器件，可以作为esd保护器件应用于esd静电保护；scr器件的应用不局限于静电保护，可以用于其他需要较低的scr触发电压的场景。

结合esd保护器件的要求(一方面在esd现象发生时能及时提供一个低阻泄放大电流通道，另一方面不能影响电路正常工作)，本发明中的scr器件应用在esd静电保护时，将内嵌pmos的栅极结构设置为根据电路状态(分为esd现象发生时和电路正常工作时)控制导通或截止，当esd现象发生时，栅极结构为低电平，pmos导通，scr导通；当电路正常工作时，栅极结构为高电平，pmos截止，scr截止。

本发明提供了一种pmos触发的scr器件，使其触发电压降低，当esd脉冲信号进来时，在内部电路未受损伤之前就能开启泄放电流，有效的保护了芯片。pmos触发soiscr剖面图如图4所示。基于传统soiscr的结构，在n阱区12和p阱区14交界处注入一层p+trigger，p+trigger和n阱区12左侧的p+注入区(阳极)以及它们中间的n阱区12就形成了一个类似pmos的结构，因此，在两个相邻p+区之间添加一层gate，就形成了一个真正意义上的pmos管。

此外，本发明提供了一种scr静电保护电路，与传统rc侦测电路使用mos电容不同，本发明在阴极pad(gnd)下方做一层poly，利用的是金属层和poly之间的寄生电容，此举可避免使用mos电容增加的额外的版图面积。通过设置合理的rc值，rc侦测电路可控制pmos管gate端的电位，使其在esd脉冲信号进来时导通，在电路正常工作时保持关断，避免漏电。具体的工作原理如下。

常见的esd放电模式，如人体放电模型(hbm)、带电器件放电模型(cdm)、机器放电模型(mm)，其esd脉冲信号上升时间通常在几纳秒到几十纳秒之间，而直流电源在上电时，其脉冲信号上升时间通常为几个微秒。因此，rc延时应在0.1-1us之间，当esd信号进来时，rc网络无法跟随esd信号，gate端保持在0电位，pmos管开启；当电路正常工作时，vdd信号接入，rc网络可以跟随直流电源信号，gate端保持在高电平，pmos管关断。

图5所示为pmos触发soiscr版图结构。可以看到，gate右侧的p+区横跨n阱区12和p阱区14，g2/g1用于给n阱区12和p阱区14置电位，g2接阳极(i/o)，g1接阴极(gnd)。

当阳极向阴极进行正向esd冲击时，gate端保持在零电位，gate下方形成沟道，pmos开启，沟道电流直接灌入到p阱区14中，并在p阱区14的阱电阻上产生压降，随着电压继续增加，压降大于0.7v时，寄生npn管导通，npn管集电极电流的增加会引起pnp管基极电流的增加，使pnp管导通，从而在i/o端口与地之间形成了p+→n阱区12→p+→p阱区14→n+的低阻通路，使得i/o端口迅速箝位至很低的电压(即维持电压vh)，从而泄放esd冲击电流。传统结构的soiscr，由于依赖n阱区12和p阱区14的反向击穿电流触发npn管开启，其触发电压非常高，不能满足esd的设计窗口，本发明通过内嵌pmos，使其在esd信号进来时直接将沟道电流引入到p阱区14中，scr的导通不依赖于传统结构中n阱和p阱之间结的反向击穿,而是通过开启pmos管引入沟道电流，大大降低了触发电压，加快了scr的开启速度，具备有效性和敏捷性。

以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。