半导体装置的形成方法与流程

本公开实施例大抵上关于半导体装置与制造方法，且特别关于具有纳米片结构的鳍式场效晶体管(finfield-effecttransistors(finfets))及其形成方法。

背景技术：

半导体集成电路(ic)工业经历了快速地成长。集成电路材料与设计上的技术进展已产生了数个集成电路的世代，其中每一世代具有比前一世代更小且更复杂的电路。在集成电路演进的过程中，功能密度(亦即，单位芯片面积上的互连装置的数量)普遍地增加而几何尺寸(亦即，使用一工艺能产生的最小元件(或线))则降低。此缩小过程通常经由提高生产效率以及降低相关成本而提供许多优点。此缩小过程亦增加了集成电路工艺与制造上的复杂性。

最近，纳米片装置(nanosheetdevices)被导入，其是经由增加栅极-通道耦合(gate-channelcoupling)、降低截止状态电流(off-statecurrent)以及降低短通道效应(short-channeleffects(sces))来增进栅极控制。纳米片装置于堆叠纳米片结构中提供通道，这使得栅极结构可在通道区域的周围延伸而于两侧或四侧提供对通道的进出。换句话说，纳米片结构增加了晶体管装置中的有效栅极宽度。纳米片装置相容于传统的互补式金属氧化物半导体(complementarymetal-oxide-semiconductor(cmos))工艺，且其结构使其可被积极地缩小同时仍能保持栅极控制并减轻短通道效应。有效栅极宽度的增加可能以(110)平面的减少作为交换。然而，对于p型场效晶体管(fets)而言，相较于其他结晶面(例如：(100)、(111)平面)，(110)平面提供空穴最高的迁移率(mobility)。因此，p型场效晶体管从纳米片结构得到的好处可能不如n型场效晶体管。因此，虽然纳米片配置在许多方面令人满意，但在所形成装置的效能上可能并非皆令人满意。

技术实现要素：

本公开实施例包括一种半导体装置的形成方法。上述方法包括形成第一鳍片与第二鳍片。第一鳍片与第二鳍片都具有第一外延层与第二外延层，第一外延层与第二外延层交替排列(alternatelyarranged)。上述方法亦包括在第一鳍片与第二鳍片之上形成介电层、露出第一鳍片的通道区域、移除第一鳍片的通道区域中的第二外延层、露出第二鳍片的通道区域、凹蚀第二鳍片的通道区域中的相邻第一外延层之间的第二外延层、于第一鳍片之上形成第一栅极堆叠。第一栅极堆叠包围第一鳍片的通道区域中的各第一外延层。上述方法亦包括于第二鳍片之上形成第二栅极堆叠。第二栅极堆叠沿着第二鳍片的通道区域中的第一外延层与第二外延层的侧壁延伸，第二栅极堆叠包括第一金属层，第一金属层延伸于第一外延层的至少一者的正下方。

本公开实施例亦包括一种半导体装置的形成方法。上述方法包括提供鳍片。鳍片自基板突出。鳍片具有多个第一外延层，此些第一外延层与多个第二外延层交替排列，此些第一外延层包括第一半导体材料，此些第二外延层包括第二半导体材料，第二半导体材料不同于第一半导体材料。上述方法亦包括蚀刻鳍片的通道区域中的此些第二外延层的至少一者的侧壁，使得通道区域中的此些第二外延层的至少一者的宽度在上述蚀刻步骤之后小于与此些第二外延层的至少一者接触的第一外延层的宽度。上述方法亦包括于鳍片之上形成栅极堆叠。栅极堆叠与此些第一外延层与此些第二外延层接合。

本公开实施例亦包括一种半导体装置。上述半导体装置包括基板、第一源极/漏极区域以及第一通道区域。第一通道区域夹置于第一源极/漏极区域之间，第一通道区域包括多个第一外延层，此些第一外延层的每一者与其他第一外延层分隔开。上述半导体装置亦包括第二源极/漏极区域以及第二通道区域。第二通道区域夹置于第二源极/漏极区域之间，第二通道区域包括此些第一外延层与多个第二外延层，此些第一外延层与此些第二外延层交替排列，此些第二外延层的宽度小于相邻的第一外延层。上述半导体装置亦包括第一栅极电极与第二栅极电极。第一栅极电极延伸于第一通道区域之上，第一栅极电极围绕此些第一外延层的每一者。第二栅极电极延伸于第二通道区域之上，第二栅极电极的一部分位于此些第一外延层的至少一者的正下方。

附图说明

以下将配合说明书附图详述本公开实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地说明本公开实施例。

图1a、图1b以及图1c为示出硅的结晶面的三种形态的图示。

图2a以及图2b示出不同结晶面下电子迁移率与空穴迁移率的比较图示。

根据本公开实施例的一或多个层面，图3a以及图3b示出形成纳米片装置的方法的流程图。

根据本公开实施例的层面，图4、图5以及图6示出在根据图3a以及图3b的方法的工艺中半导体结构的立体图。

根据本公开实施例的层面，图7、图8、图9a、图9b、图10a、图10b、图11、图12、图13、图14、图15、图16a、图16b、图16c、图16d以及图17示出在根据图3a以及图3b的方法的工艺中半导体结构的剖面图。

附图标记说明：

100～方法；

102、104、106、108、110、112、114、116、118、120、122、124、126～步骤；

200～装置；

202～基板；

204～外延堆叠；

206～外延层；

208～外延层；

210～第一鳍片；

212～第二鳍片；

214～氧化层；

216～氮化层；

218～硬掩模层；

220～沟槽；

222～浅沟槽隔离特征部件；

224～第一栅极堆叠；

226～第二栅极堆叠；

234～虚设介电层；

236～虚设电极层；

238～硬掩模；

240、242～硬掩模的膜层；

244～间隔物材料层；

252～间隙；

254～源极/漏极特征部件；

256～间隙；

258～源极/漏极特征部件；

262～层间介电层；

264～保护材料；

270～区域；

284、286～栅极结构；

290～栅极电极层；

292～第一金属层；

294～第二金属层；

296～金属填充层；

w1、w2、w3、w2-top、w3-bottom～宽度；

h2、h3～厚度；

s1～外延堆叠的顶表面；

s2～外延堆叠的侧壁；

a-a、b-b、c-c～线；

x、y、z～方向。

具体实施方式

以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。此外，本公开实施例在各例子中可能重复标号及/或字母。此重复是为了达到简明的目的，而并非用来指出所述的各实施例及/或配置之间的关系。

此外，其中可能用到与空间相对用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相对用词为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。此外，当一数值或数值的范围被用“约(about)”、“大约(approximate)”或类似的用语描述时，除非特别说明，此些用语旨在涵盖所述的数值的+/-10％内的数值。举例而言，用语“约5nm”涵盖从4.5nm至5.5nm的尺寸。

本公开实施例大抵上关于半导体装置与制造方法，且特别关于具有纳米片结构的鳍式场效晶体管及其形成方法。

随着鳍式场效晶体管中鳍片宽度尺寸的缩小，通道宽度的变异可能会引起不利的变化以及迁移率的下降。纳米片晶体管(例如：环绕式栅极晶体管(gate-all-around(gaa)transistors))被研究以作为鳍式场效晶体管的替代方案。在环绕式栅极晶体管中，晶体管的栅极被用来环绕通道(例如：纳米线通道或棒状通道)，使得通道被栅极围绕或包覆，这大幅增加了有效栅极宽度。经由有效栅极宽度的增加，晶体管具有增进栅极对通道的静电控制(electrostaticcontrol)的优点，这亦减少了漏电流。然而，在环绕式栅极的制造流程中，通道的不同结晶面的表面面积可能不会全部增加。一些结晶面(例如：(110)平面)的表面面积甚至可能会减少。然而，一些被减少的结晶面却可能可提供通道中的载子较高的迁移率。

图1a至图1c示出硅的结晶面(以网点表示)的三个方位。硅在电子工业上被广泛地用作半导体材料。大多数被用来形成硅晶圆的硅是由单晶硅形成。硅晶圆充当基板，其上形成有晶体管装置。虽然以硅基板说明，然而其他基板(包括其他半导体材料或实质上由其他半导体材料组成的基板)的使用亦被考虑在本公开实施例的范围之内。

在结晶硅中，构成固体的原子以周期性的方式排列。若上述周期性的排列遍布于整个固体存在，此物质被定义为由单晶形成。若固体包括无数个单晶区域，此固体被称作多晶材料。结晶中的原子的周期性排列通常称为“晶格(thelattice)”。结晶格子(crystallattice)亦包含代表整个晶格且被称作单位晶格(unitcell)的一体积，上述单位晶格规律地重复遍布于结晶。举例而言，硅具有钻石立方晶格结构，其可被表示为两相互穿透的面心立方晶格(face-centeredcubiclattices)。因此，分析与显示立方晶格的简单性可被扩展至硅晶体的特性。于此所述的内容中，将参照硅晶体或其他半导体材料的晶体中的各平面，特别是(100)、(110)以及(111)结晶面。此些平面相对于主要结晶轴定义硅原子的平面的方位。数字(xyz)称为米勒指数(millerindices)，其是由硅的结晶平面与主要结晶轴相交点的倒数(reciprocals)决定。在图1a中，硅的结晶平面与x轴相交于1且与y轴或z轴不相交。因此，此类型的结晶硅的方位表示为(100)。类似地，图1b示出(110)结晶硅且图1c示出(111)结晶硅。

电子(就n型晶体管而言)与空穴(就p型晶体管而言)于不同的结晶面中表现出不同的迁移率。请参照图2a，电子于(100)平面中具有最高的迁移率，于(110)平面中具有最低的迁移率，于(111)平面中的迁移率则在两者之间。相反地，请参照图2b，(110)平面提供空穴最高的迁移率，而(100)平面提供最低的迁移率，(111)平面中的迁移率则在两者之间。于通道中增加(100)平面的表面面积的n型环绕式栅极晶体管将具有优选的导电效能；于通道中增加(110)平面的表面面积的p型环绕式栅极晶体管将具有优选的导电效能。然而在用于形成互补式金属氧化物半导体(cmos)晶体管的传统的环绕式栅极制造流程中，包括(100)平面的表面面积的增加(这有利于n型晶体管)经常以包括(110)平面的表面面积的减少作为交换。因此，p型晶体管从环绕式栅极结构所得到的好处不如n型晶体管。

本公开实施例的一个目标为设法提供一种互补式金属氧化物半导体形成流程以结合(100)与(110)平面而得到较高的空穴迁移率，以在不牺牲对n型场效晶体管有利的(100)平面的前提下增进p型场效晶体管的效能。在本公开实施例中，形成场效晶体管的中间阶段被示出。实施例的变化被说明。应理解的是，虽然图4至图17示出p型场效晶体管与n型场效晶体管的形成以达到说明的目的(其中p型场效晶体管具有类鳍(fin-like)结构与多栅极栅极电极(multi-gategateelectrode)，且n型场效晶体管具有类纳米线(nanowire-like)结构与环绕式栅极栅极电极(gaagateelectrode))，此些例子仅被提供用于说明的目的，且所属领域中技术人员将能理解，当使用不同材料时，n型场效晶体管可使用类鳍结构而p型场效晶体管可使用类纳米线结构。亦应理解的是，图16a至图16d中所示出的各实施例示出单一结构以用于说明的目的，且可结合于此所公开的各种n型与p型结构以形成以各种类型的材料与操作特性所设计的装置。

图3a与图3b示出半导体的制造方法100，方法100包括具有纳米片结构的鳍式场效晶体管的制造。请参照图3a，方法100开始于区域102，于区域102，提供基板。请参照图4的例子，在区域102的一实施例中，提供基板202。在一些实施例中，基板202可为半导体基板，例如：硅基板。基板202可包括各种膜层(包括形成于半导体基板上的导电层或绝缘层)。如本领域所知，取决于设计需求，基板202可包括各种掺杂配置。举例而言，可使用适当的掺杂剂(例如：磷、砷、硼、铟、或上述的组合)于基板202上的被设计来用于不同装置类型(例如：n型场效晶体管以及p型场效晶体管)的区域中形成不同的掺杂轮廓(dopingprofiles，例如：n型井、p型井)。适当的掺杂可包括掺杂剂的离子布植及/或扩散工艺。基板202可具有隔离特征部件(例如：浅沟槽隔离特征部件(shallowtrenchisolation(sti)features))，隔离特征部件介于提供不同类型装置的区域之间。基板202亦可包括其他半导体，例如：锗、碳化硅(sic)、硅锗(sige)、或钻石。作为替代方案，基板202可包括化合物半导体及/或合金半导体。此外，基板202可视情况包括外延层(epi-layer)，可被施加应变(strained)以增进效能，可包括绝缘层上硅(silicon-on-insulator(soi))结构，且/或具有其他适当的增进效能的特征部件。

在方法100的一实施例中，于区域102中，进行防穿通布植(anti-punchthrough(apt)implant)。举例而言，可于装置的通道区域下方的区域中进行防穿通布植，以避免穿通(punch-through)或不利的扩散。

请参照图3a，方法100接着进行至区域104，于区域104，在基板上成长一或多个外延层。请参照图4的例子，在区域104的一实施例中，于基板202之上形成外延堆叠204。外延堆叠204包括多个第一组成的外延层206，且多个第二组成的外延层208介于此些外延层206之间。第一组成与第二组成可不同。在一实施例中，外延层208是sige且外延层206是硅(si)。sige中ge的莫耳浓度可为约5％至约30％，例如：在特定的例子中为约20％至约25％。然而，亦有可能有其他的实施例，这些实施例包括使第一组成与第二组成具有不同氧化速率及/或蚀刻选择性的实施例。在一些实施例中，外延层206与外延层208都可包括其他材料，例如：锗、化合物半导体(例如：碳化硅、砷化镓(galliumarsenide)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indiumarsenide)及/或锑化铟(indiumantimonide))、合金半导体(例如：sige、gaasp、alinas、algaas、ingaas、gainp及/或gainasp、或上述的组合)。在一些实施例中，外延层206包括gaas且外延层208包括sige。在一些实施例中，外延层206包括gaas且外延层208包括si。在一些实施例中，外延层206包括ingaas且外延层208包括sige。

在所示出的实施例中，外延堆叠204的顶表面s1是(100)平面且外延堆叠204的侧壁表面s2是(110)平面。在一些替代性的实施例中，侧壁表面s2是(111)平面。外延层206或外延层208或上述的组合的部分将形成互补式金属氧化物半导体装置200的一或多个纳米片通道。此处的用语”纳米片”指的是任何具有纳米尺度(nanoscale)的材料部分，或者甚至是微尺度(microscale)尺寸，且具有细长的形状(elongateshape)，不论此部分的剖面形状为何。因此，此用语指涉具有圆形以及实质上圆形剖面的细长材料部分、以及束状或棒状材料部分，举例而言，束状或棒状材料部分的形状可为圆柱体或者实质上具有矩形的剖面。

应注意的是，图4示出五层外延层206以及五层外延层208交替排列，这仅是为了说明的目的而不是要在权利要求所具体记载的内容的外进行限定。应理解的是，于外延堆叠204中可形成任何数量的外延层，外延层的数量是取决于装置200的所欲通道区域的数量。在一些实施例中，外延层206或外延层208各自的数量至少为4。

在一些实施例中，各外延层206的厚度为约3-5纳米(nm)。外延层206的厚度可为实质上均匀的。在一些实施例中，各外延层208的厚度为约3-5nm。在一些实施例中，堆叠的外延层208的厚度可为实质上均匀的。在一些实施例中，外延层206的厚度大于外延层208，例如：在特定例子中，外延层206为5nm而外延层208为3nm。如后文将详述的内容，于后续将形成的n型鳍式场效晶体管中，外延层206充当纳米线通道，而外延层208则被用来定义相邻纳米线通道之间之间隙距离；于后续将形成的p型鳍式场效晶体管中，外延层206与外延层208共同充当通道，根据装置效能的考量选择其各自的厚度。

举例来说，可以分子束外延工艺(molecularbeamepitaxy(mbe)process)、有机金属化学气相沉积工艺(metalorganicchemicalvapordeposition(mocvd)process)、及/或其他适当的外延成长工艺进行堆叠204的膜层的外延成长。在一些实施例中，外延成长膜层(例如：外延层206)包括与基板202相同的材料。在一些实施例中，外延成长膜层206与外延成长膜层208包括与基板202不同的材料。如前文所述，至少在一些例子中，外延层208包括外延成长的硅锗(sige)，且外延层206包括外延成长的硅(si)。如所述，基于提供不同的氧化、蚀刻选择性来选择外延层206与外延层208的材料。在不同的实施例中，外延层206与外延层208实质上不含有掺杂剂(substantiallydopant-free，亦即，外来掺杂剂浓度(extrinsicdopantconcentration)为约0cm^-3至约1x10¹⁷cm^-3)，举例而言，在此些实施例中，在外延成长的过程中不特意进行掺杂。

方法100接着进行至区域106，于区域106，图案化并形成鳍片元件(称为鳍片)。请参照图5的例子，在区域106的一实施例中，形成延伸自基板202的第一鳍片210与第二鳍片212。鳍片的数量仅用于说明的目的而不是要在权利要求所具体记载的内容的外进行限定。应理解的是，取决于在工艺中所欲形成的晶体管数量，可形成任何数量的鳍片。在所示出的实施例中，鳍片210与鳍片212在x方向上分离，且它们都沿着y方向纵长地(lengthwise)延伸。

在不同的实施例中，各鳍片包括由基板202形成的基板部分以及外延堆叠204(包括外延层206与外延层208)的各外延层的部分。可使用适当的工艺制造鳍片210与鳍片212，上述工艺可包括双重图案化(double-patterning)工艺或多重图案化(multi-patterning)工艺。普遍而言，双重图案化工艺或多重图案化工艺结合了光刻与自对准工艺，举例而言，其可使所形成的图案的节距小于使用单一、直接的光刻工艺所能得到的节距。举例而言，在一实施例中，于基板上形成牺牲层并使用光刻工艺将的图案化。使用自对准工艺沿着经图案化的牺牲层的旁边形成间隔物。接着，移除牺牲层，接着，可使用残留之间隔物或心轴(mandrels)经由蚀刻最初的外延堆叠204图案化出鳍片210与212。蚀刻工艺可包括干式蚀刻、湿式蚀刻、反应式离子蚀刻(rie)、及/或其他适当的工艺。

在所示出的实施例中，在图案化出鳍片之前于外延堆叠204之上形成硬掩模(hm)层218。在一些实施例中，硬掩模层218包括氧化层214(例如：包括sio2的垫氧化层)以及形成于氧化层214之上的氮化层216(例如：包括si3n4的垫氮化层)。氧化层214可作为外延堆叠204与氮化层216之间的粘着层，且可作为蚀刻氮化层216时的蚀刻停止层。在一些例子中，硬掩模层218包括热成长氧化物、化学气相沉积的氧化物(chemicalvapordeposition(cvd)-depositedoxide)、及/或原子层沉积的氧化物(atomiclayerdeposition(ald)-depositedoxide)。在一些实施例中，硬掩模层218包括以化学气相沉积工艺及/或其他适当技术沉积的氮化层。

后续可使用适当的工艺图案化出鳍片210与鳍片212，上述工艺包括光刻与蚀刻工艺。光刻工艺可包括于硬掩模层218之上形成光刻胶层(未示出于图中)、将光刻胶暴露于图案中、进行曝光后烘烤(post-exposurebake)工艺、以及将光刻胶显影以形成包括光刻胶的掩模元件。在一些实施例中，使用电子束(e-beam)光刻工艺来进行将光刻胶图案化以形成掩模元件的步骤。接着，掩模元件可被用来保护基板202的区域以及形成于此区域上的膜层，同时蚀刻工艺于未受保护的区域中形成沟槽220以穿过硬掩模层218、穿过外延堆叠204并进入基板202中，借此留下多个延伸的鳍片210与鳍片212。可使用干式蚀刻(例如：反应式离子蚀刻)、湿式蚀刻及/或上述的组合蚀刻出沟槽220。

可使用许多其他于基板上形成鳍片的方法的实施例，举例而言，其包括定义鳍片区域(例如：经由掩模或隔离区域)以及以鳍片的形式外延成长外延堆叠204。在一些实施例中，形成鳍片的步骤可还包括修饰工艺(trimprocess)以缩小鳍片的宽度。修饰工艺可包括湿式及/或干式蚀刻工艺。

参照图3a与图6，方法100经由形成浅沟槽隔离(sti)特征部件222进行至区域108，浅沟槽隔离(sti)特征部件222介于鳍片210与鳍片212之间。举例来说，在一些实施例中，于基板202之上先沉积介电层，借此以介电材料填充沟槽220。在一些实施例中，介电层可包括sio2、氮化硅、氮氧化硅、掺氟硅玻璃(fluorine-dopedsilicateglass(fsg))、低介电常数介电质、上述的组合、及/或其他适当的材料。在不同的例子中，可以化学气相沉积工艺、次大气压化学气相沉积(subatmosphericcvd(sacvd))工艺、流动式化学气相沉积(flowablecvd)工艺、原子层沉积工艺、物理气相沉积(pvd)工艺、及/或其他适当的工艺沉积介电层。在一些实施例中，沉积介电层之后，可退火装置200，举例而言，借此以增进介电层的品质。在一些实施例中，介电层(与后续形成的浅沟槽特征部件222)可包括多层(multi-layer)结构，举例而言，多层结构具有一或多个衬层(linerlayers)。

在一些形成浅沟槽特征部件的实施例中，在沉积介电层之后，薄化并平坦化所沉积的介电材料，举例而言，这可经由化学机械研磨(cmp)工艺实现。在一些实施例中，硬掩模层218(图5)被用作为化学机械研磨停止层(cmpstoplayer)。介于鳍片210与鳍片212之间的浅沟槽特征部件222被凹蚀出。请参照图6的例子，凹蚀出浅沟槽特征部件222，借此使鳍片210与鳍片212延伸于浅沟槽特征部件222之上。在一些实施例中，凹蚀工艺可包括干式蚀刻工艺、湿式蚀刻工艺、及/或上述的组合。亦可在凹蚀浅沟槽特征部件222之前、的期间、及/或之后移除硬掩模层218。可移除硬掩模层218，举例而言，可经由使用h3po4或其他适当的蚀刻剂的湿式蚀刻工艺移除硬掩模层218。在一些实施例中，经由与用来凹蚀浅沟槽特征部件222的蚀刻剂相同的蚀刻剂移除硬掩模层218。在一些实施例中，控制凹蚀深度(例如：经由控制蚀刻时间)以得到所欲的鳍片露出上部的高度。在所示出的实施例中，所欲的高度露出外延堆叠204的各膜层。

方法100接着进行至区域110，于区域110，形成牺牲层/牺牲特征部件，牺牲层/牺牲特征部件可特别是虚设栅极堆叠。虽然此处所说明的是替换栅极(replacementgate)工艺(通过替换栅极工艺，形成虚设栅极堆叠并于后续将的替换)，亦有可能使用其他配置。

请参照图7，其为沿着图6中的c—c线的xz平面的剖面图，形成第一栅极堆叠224与第二栅极堆叠226，第一栅极堆叠224与第二栅极堆叠226各自与第一鳍片210与第二鳍片212接合(engaging)。在一些使用栅极后(gate-last)工艺的实施例中，栅极堆叠224与栅极堆叠226是虚设栅极堆叠，且于装置200的后续的工艺阶段将被最终的栅极堆叠替换。因此，栅极堆叠224与栅极堆叠226亦称为虚设栅极堆叠224与虚设栅极堆叠226。进一步而言，可于后续的工艺阶段以后文所述的高介电常数介电层(hk)以及金属栅极电极(mg)替换虚设栅极堆叠224与226的任一者。虚设栅极堆叠224与虚设栅极堆叠226各自至少部分地设置于鳍片210与鳍片212之上。位于虚设栅极堆叠下方的鳍片的部分可称为通道区域。如后文所示，在所示出的实施例中，第一鳍片210提供用于n型场效晶体管的通道区域，且第二鳍片212提供用于p型场效晶体管的通道区域。虚设栅极堆叠亦定义鳍片的源极/漏极(s/d)区域，举例而言，源极/漏极区域是邻近通道区域且位于通道区域两相对侧的鳍片的区域。

在所示出的实施例中，区域110先形成虚设介电层234于鳍片210与鳍片212之上。在一些实施例中，虚设介电层234可包括sio2、氮化硅、高介电常数介电材料、及/或其他适当的材料。在不同的例子中，可经由化学气相沉积工艺、次大气压化学气相沉积工艺、流动式化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、或其他适当的工艺沉积虚设介电层234。举例来说，虚设介电层234可被用来避免鳍片210与鳍片212被后续的工艺(例如：后续的虚设栅极堆叠的形成)损害。接下来，区域110形成虚设栅极堆叠的其他部分，其包括虚设电极层236以及硬掩模238，硬掩模238可包括多个膜层240与膜层242(例如：氧化层240与氮化层242)。在一些实施例中，经由各种工艺步骤(例如：膜层的沉积、图案化、蚀刻以及其他适当的工艺步骤)形成虚设栅极堆叠224与虚设栅极堆叠226。举例而言，膜层的沉积工艺包括化学气相沉积(包括低压化学气相沉积(low-pressurecvd)以及等离子体辅助化学气相沉积(plasma-enhancedcvd)两者)、物理气相沉积、原子层沉积、热氧化、电子束蒸镀(e-beamevaporation)、或其他适当的沉积技术、或上述的组合。在形成栅极堆叠的步骤中，举例而言，图案化工艺包括光刻工艺(例如：光刻或电子束光刻)，其可还包括光刻胶涂布(例如：旋转涂布)、软烘烤(softbaking)、掩模对准(maskaligning)、曝光(exposure)、曝光后烘烤(post-exposurebaking)、光刻胶显影(photoresistdeveloping)、润洗(rinsing)、干燥(例如：旋转式脱水(spin-drying)及/或硬烘烤(hardbaking))、其他适当的光刻工艺、及/或上述的组合。在一些实施例中，蚀刻工艺可包括干式蚀刻(例如：反应式离子蚀刻)、湿式蚀刻、及/或其他蚀刻方法。在一些实施例中，电极层236可包括多晶硅(polysilicon)。在一些实施例中，硬掩模238包括氧化层240，例如：可包括sio2的垫氧化层。在一些实施例中，硬掩模238包括氮化层242，例如：可包括si3n4、氮氧化硅、及/或碳化硅的垫氮化层。

请参照图3a与图8，方法100接着进行至区域112，于区域112，在基板上沉积间隔物材料层。间隔物材料层可为顺应层(conformallayer)，其于后续将被回蚀刻以形成侧壁间隔物。在所示出的实施例中，间隔物材料层244被顺应地设置于虚设栅极堆叠224与虚设栅极堆叠226的顶部与侧壁上。间隔物材料层244可包括介电材料，例如：氧化硅、氮化硅、碳化硅、氮氧化硅、sicn薄膜、碳氧化硅(siliconoxycarbide)、siocn薄膜、及/或上述的组合。在一些实施例中，间隔物材料层244包括多个膜层，例如：主要间隔物壁、衬层以及类似的膜层。举例来说，可使用一工艺(例如：化学气相沉积工艺、次大气压化学气相沉积工艺、流动式化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、或其他适当的工艺)经由在虚设栅极堆叠224与虚设栅极堆叠226之上沉积介电材料以形成间隔物材料层244。应注意的是，在所示出的实施例中，举例而言，在原子层沉积工艺中，于露出的源极/漏极区域中间隔物材料层244亦顺应地覆盖鳍片210与鳍片212的侧壁，且特别地填充相邻鳍片之间的沟槽220。区域112可于后续进行非等向性蚀刻工艺以露出邻近于虚设栅极堆叠224与虚设栅极堆叠226且未被虚设栅极堆叠224与虚设栅极堆叠226覆盖的鳍片210与鳍片212的部分(例如：源极/漏极区域中的部分)。可经由此非等向性蚀刻工艺完全移除覆盖硬掩模238与浅沟槽特征部件222的顶表面之间隔物材料层的部分。虚设栅极堆叠224与虚设栅极堆叠226的侧壁上之间隔物材料层的部分可残留下来以形成栅极间隔物，为了简明起见，其被表示为栅极间隔物244。

请参照图1a与图9a至图10b，根据一些实施例，方法100接着进行至区域114，于区域114，沿着虚设栅极堆叠224与虚设栅极堆叠226的相对两侧于第一鳍片210与第二鳍片212各自的露出部分上形成外延源极/漏极特征部件。可经由进行外延成长工艺形成源极/漏极特征部件，外延成长工艺可于源极/漏极区域中的鳍片上提供外延材料。于外延成长工艺中，虚设栅极224/226与栅极间隔物244将外延源极/漏极特征部件限制在源极/漏极区域。依据n型及p型场效晶体管，用于第一鳍片210的源极/漏极区域的材料与用于第二鳍片212的源极/漏极区域的材料可不同，使得一类型的材料用于n型场效晶体管而另一类型的材料则用于p型场效晶体管。举例而言，sip或sic可被用来形成n型场效晶体管，而sige或ge可被用来形成p型场效晶体管。可使用其他材料。在一些不同的材料被用于n型场效晶体管以及p型场效晶体管的实施例中，遮蔽一者(例如：n型场效晶体管)同时于另一者(例如：p型场效晶体管)上形成外延材料，然后交换过来重复工艺，上述步骤可以是有利的。

图9a与图10a为沿着图8中的a—a线的yz平面的剖面图，后续将于此处形成n型场效晶体管。图9b与图10b为沿着图8中的b—b线的yz平面的剖面图，后续将于此处形成p型场效晶体管。图9a示出间隙252，其位于原本在第一鳍片210的源极/漏极区域中的外延层208的位置中。通道区域中的外延层208仍留着。间隙252可被周围环境(ambientenvironment，例如：空气、n2)填充。在一实施例中，经由选择性湿式蚀刻工艺将外延层208从源极/漏极区域移除。在一些实施例中，选择性湿式蚀刻工艺包括氨水-过氧化氢(apm)蚀刻(例如：氨水-过氧化氢-水混合物(ammoniahydroxide-hydrogenperoxide-watermixture))。在一些实施例中，上述的选择性移除步骤包括将sige氧化然后将sigeox移除。举例而言，可经由o3清洗来进行氧化，然后以蚀刻剂(例如：nh4oh)移除sigeox。在一实施例中，外延层208是sige且外延层206是si，借此可选择性移除外延层208。应注意的是，由于外延层208的移除工艺，外延层206(例如：纳米片或纳米线)可为实质上的圆形(roundedshape，例如：圆柱或椭圆)。

图10a示出于第一鳍片210的源极/漏极区域中形成外延源极/漏极特征部件254的步骤。在一些实施例中，经由外延成长半导体材料以围绕各外延层206并填充间隙252(图9a)，以形成外延源极/漏极特征部件254。适当的外延工艺包括化学气相沉积技术(例如：气相外延(vapor-phaseepitaxy(vpe))及/或超高真空化学气相沉积(ultra-highvacuumcvd(uhv-cvd)))、分子束外延、及/或其他适当的工艺。在所示出的实施例中，在外延成长外延源极/漏极特征部件254之前，源极/漏极区域中的基板202的表面亦被凹蚀。外延成长工艺可使用气体及/或液体前驱物，前驱物与基板202的组成反应。在一实施例中，外延层206包括si且外延源极/漏极特征部件254包括sip或sic。

类似于图9a，图9b示出间隙256，其位于原本在第二鳍片212的源极/漏极区域中的外延层206的位置中。通道区域中的外延层206仍留着。间隙256可被周围环境(例如：空气、n2)填充。在一实施例中，经由选择性湿式蚀刻工艺将外延层206从源极/漏极区域移除。在一实施例中，外延层208是sige且外延层206是si，借此可选择性移除外延层206。应注意的是，由于外延层206的移除工艺，外延层208(例如：纳米片或纳米线)可为实质上的圆形(roundedshape，例如：圆柱或椭圆)。类似于图10a，图10b示出在第二鳍片212的源极/漏极区域中形成外延源极/漏极特征部件258。在一些实施例中，经由外延成长半导体材料以围绕各外延层208并填充间隙256(图9b)，以形成外延源极/漏极特征部件258。在一实施例中，外延层208包括sige且外延源极/漏极特征部件258包括sige或ge。在更进一步的实施例中，外延层208包括si1-xgex，x表示约20％至约25％的莫耳浓度，外延源极/漏极特征部件258包括si1-ygey，y表示约40％至约60％的莫耳浓度，且y不同于x。

在不同的实施例中，经由在外延工艺中导入掺杂剂种(dopingspecies)可使外延源极/漏极特征部件254与外延源极/漏极特征部件258被原位掺杂(in-situdoped)，掺杂剂种包括：p型掺杂剂(例如：硼或bf2)、n型掺杂剂(例如：磷或砷)、及/或包括前述的组合的其他适当的掺杂剂。若外延源极/漏极特征部件254与外延源极/漏极特征部件258未被原位掺杂，可进行布植工艺(亦即，接面布植(junctionimplant)工艺)以掺杂外延源极/漏极特征部件254与外延源极/漏极特征部件258。在一例示性的实施例中，n型场效晶体管装置中的外延源极/漏极特征部件254是由掺杂磷(p)的sic或sip形成，而p型场效晶体管装置中的外延源极/漏极特征部件258是由掺杂硼(b)的sige或ge形成。此外，可于外延源极/漏极特征部件254与外延源极/漏极特征部件258上形成硅化物或硅锗化合物。举例而言，可在外延源极/漏极特征部件254与外延源极/漏极特征部件258之上形成金属层，退火此金属层以使此金属层与外延源极/漏极特征部件254以及外延源极/漏极特征部件258中的硅反应以形成金属硅化物，然后移除未反应的金属层，借此形成前述的硅化物(例如：镍硅化物)。

请参照图1b与图11，方法100接着进行至区域116，于区域116，在基板上形成层间介电层(inter-layerdielectric(ild)layer)262。图11为xz平面中的剖面图，其与鳍片210以及鳍片212的通道区域相交。层间介电层262填充鳍片之间的沟槽220(图8)。在一些实施例中，在形成层间介电层262之前亦形成接触蚀刻停止层(未示出于图中)。在一些例子中，接触蚀刻停止层(cesl)包括氮化硅层、氧化硅层、氮氧化硅层、及/或其他本领域已知的材料。可经由等离子体辅助化学气相沉积(pecvd)工艺及/或其他适当的沉积或氧化工艺形成接触蚀刻停止层。在一些实施例中，层间介电层262包括的材料可例如为四乙氧基硅烷氧化物(tetraethylorthosilicate(teos)oxide)、未掺杂硅玻璃(un-dopedsilicateglass)、或掺杂氧化硅(例如：硼磷硅玻璃(borophosphosilicateglass(bpsg))、熔融硅石玻璃(fusedsilicaglass(fsg))、磷硅酸盐玻璃(phosphosilicateglass(psg))、掺硼硅玻璃(bsg))、及/或其他适当的介电材料。可经由等离子体辅助化学气相沉积工艺或其他适当的沉积技术沉积层间介电层262。在一些实施例中，在形成层间介电层262之后，可对半导体装置200施加高热预算工艺以退火层间介电层。

在一些例子中，在沉积层间介电层262之后，可进行平坦化工艺以移除多余的介电材料。举例而言，平坦化工艺包括化学机械研磨(cmp)工艺，其移除虚设栅极堆叠224与虚设栅极堆叠226上的层间介电层262(以及接触蚀刻停止层(如果存在))的部分并且平坦化半导体装置200的顶表面。在一些实施例中，化学机械研磨工艺亦移除硬掩模238(图8)且露出栅极电极层236。

请参照图3b与图12，方法100接着进行至区域118，于区域118，进行蚀刻工艺以移除虚设栅极堆叠224以露出第一鳍片210的通道区域。区域118可开始于在栅极堆叠226之上沉积图案化掩模(未示出于图中)以在后续的蚀刻工艺中保护栅极堆叠226与第二鳍片212。如后文将详细叙述的内容，第一鳍片210与第二鳍片212的通道区域将被分开处理。进一步而言，在一些实施例中，经由移除外延层208的工艺，第一鳍片210将形成n型场效晶体管装置，且经由薄化或凹蚀外延层208的工艺，第二鳍片212将形成p型场效晶体管装置。图案化掩模可由任何适当的掩模材料形成，适当的掩模材料具有足够的蚀刻选择性以在蚀刻工艺中保护下方的膜层。举例而言，在一些实施例中，图案化掩模包括一层氮化硅。在其他的实施例中，图案化掩模包括氧化硅层以及氧化硅层上的氮化硅层。可经由一或多个工艺(例如：物理气相沉积、化学气相沉积或原子层沉积，然而可使用任何适当的工艺)沉积图案化掩模，并使用光刻技术图案化。

区域118可还包括一或多个蚀刻工艺，其对于虚设栅极堆叠224中的材料具有选择性。举例而言，可使用蚀刻工艺(例如：选择性湿式蚀刻、选择性干式蚀刻或上述的组合)进行虚设栅极堆叠224的移除。鳍片210的外延层206与外延层208在所形成的栅极沟槽中露出。栅极间隔物244的相对侧壁亦于栅极沟槽中露出。在一些实施例中，经由蚀刻工艺移除虚设电极层236，上述蚀刻工艺对于虚设电极层236的材料具有选择性。举例而言，若虚设电极层236包括多晶硅，则使用nf3、sf6、cl2、hbr、类似的蚀刻剂或上述的组合的干式蚀刻或者使用nh4oh、四甲基氢氧化铵(tetramethylammoniumhydroxide(tmah))、类似的蚀刻剂或上述的组合的湿式蚀刻可被用来移除虚设电极层236。在一些实施例中，经由蚀刻工艺沿着第一鳍片210的侧壁大抵上移除虚设介电层234，上述蚀刻工艺对虚设介电层234的材料具有选择性。在一些虚设介电层234包括氧化硅的实施例中，使用稀释氢氟酸(dilutedhfacid)的湿式蚀刻可被用来移除虚设介电层234的露出部分。

请参照图3b与图13，方法100接着进行至区域120，于区域120，进行蚀刻工艺以从第一鳍片204的通道区域移除外延层208。在一些外延层208由硅锗(sige)形成且外延层206由硅(si)形成的实施例中，可使用蚀刻剂移除外延层208，上述蚀刻剂蚀刻sige的速率高于蚀刻si的速率，举例而言，上述蚀刻剂可为nh4oh：h2o2：h2o(ammoniaperoxidemixture，apm)、h2so4+h2o2(sulfuricacidperoxidemixture，spm)、或类似的蚀刻剂。在一些实施例中，蚀刻剂是干式蚀刻剂，其包括在约20℃至约60℃的反应温度下的hcl气体。干式蚀刻剂亦可包括f2或惰性载送气体(例如：ar)。此蚀刻工艺移除外延层208，借此形成纳米线形式的外延层206。视情况而定，可进行圆化工艺(roundingprocess)以得到圆形纳米线(如图13所示)。举例而言，可在约300℃至约700℃的温度下、在o2的环境中以及在约0.5torr至约20torr的压力下使用热氧化工艺以进行圆化工艺。可使用hf移除氧化物而露出下方的半导体材料，或者在h2的环境中、在约250℃至约600℃的温度下以及约1torr至约100torr的压力下进行退火以移除氧化物而露出下方的半导体材料。在一些实施例中，在圆化之后，外延层206的宽度w1为约10nm至约15nm(例如：为12nm)。

请参照图3b与图14，方法100接着进行至区域122，于区域122，进行蚀刻工艺以移除虚设栅极堆叠226，以露出第二鳍片212的通道区域。在一些实施例中，区域122可包括于栅极沟槽中沉积保护材料264以覆盖第一鳍片210。在对第二鳍片212进行处理时，保护材料264保护第一鳍片210。在一些实施例中，保护材料264为经由如化学气相沉积、流动式化学气相沉积(fcvd)、或旋涂玻璃(spin-on-glass)的工艺所形成的氧化硅，然而可使用任何适当的工艺。可使用与前述移除第一鳍片210上的虚设电极层236与虚设介电层234类似的工艺与蚀刻剂移除第二鳍片212上的虚设电极层236与虚设介电层234。沿着第二鳍片212的侧壁移除虚设电极层236与虚设介电层234，使得外延层206与外延层208在所形成的栅极沟槽中露出。

请参照图3b与图15，方法100接着进行至区域124，区域124，选择性蚀刻外延层208的侧壁，借此在横向方向(lateraldirection)上(亦即，沿着x方向)凹蚀外延层208。在一些外延层208由硅锗(sige)形成且外延层206由硅(si)形成的实施例中，可经由实施湿式蚀刻来凹蚀外延层208，上述湿式蚀刻可使用四甲基氢氧化铵溶液(tetramethylammoniumhydroxide(tmah)solution)。可使用其他工艺与材料，例如：在约540℃至约630℃的温度下以及约5torr至约50torr的压力下使用hcl或cl2气体约10秒至约100秒的干式蚀刻工艺。视情况而定，可对外延层206进行圆化工艺以得到圆形纳米线(如图15所示)，使得外延层206具有弯曲形状(curvatureshape，例如：杆状、圆形或椭圆形)而外延层208的剖面则为矩形。

可经由在各蚀刻工艺中控制蚀刻时间来调整外延层206的宽度w2与外延层208的宽度w3，使得可在第二鳍片212上达到足够的栅极控制，且达到由外延层208的侧壁所贡献的有利的空穴迁移率。在一些实施例中，外延层206的宽度w2为约10nm至约15nm(例如：为约12nm)，外延层208的宽度w3为约2nm至约5nm(例如：为约3nm)。在不同的实施例中，外延层208的宽度w3约小于外延层206的宽度w2的三分之一。因此，第二鳍片212具有窄外延层与宽外延层交替的堆叠结构，其可称为树枝状(dendrite)结构。第二鳍片212亦可称为树枝状鳍片(dendritefin)。外延层206的厚度h2与外延层208的厚度h3在各蚀刻工艺之前与之后实质上维持不变。在一些实施例中，外延层206的厚度h2为约3nm至约5nm(例如：为约5nm)，且外延层208的厚度h3为约3nm至约5nm(例如：为约3nm)。在凹蚀外延层208的侧壁之后，各外延层208的位于第二鳍片212的通道区域中的部分比位于第二鳍片212的源极/漏极区域中的部分窄。在一些实施例中，从装置的上视图来看，各外延层208具有哑铃的形状(dumbbellshape)，其从一源极/漏极区域经由通道区域延伸至相对的源极/漏极区域。

相较于第一鳍片210中的外延层206(于第一鳍片210中的外延层206，纳米线对有效栅极宽度贡献了完整的周长(fullcircumference))，第二鳍片212中的外延层206对有效栅极宽度所贡献的周长较少，其中与相邻外延层208直接互接(directlyinterfacing)的各边缘是减少宽度w3。然而，外延层208的侧壁对有效栅极宽度贡献了额外的长度，这补偿了被减少的外延层206的周长。在一些实施例中，厚度h3大于宽度w3。此外，在所示出的实施例中，外延层208的侧壁包括(110)平面，而外延层206的顶表面与底表面包括(100)平面。请向前参照图2b，就空穴而言，相较于(111)与(100)结晶面，(110)平面提供较高的迁移率，这与电子相反，如图2a所示，对电子而言，(110)平面所提供的迁移率低于(100)与(111)结晶面。因此，使用空穴作为主要载子的鳍片212的树枝状结构增加更多(110)平面的周长长度以补偿(100)平面的减少。在一些替代性的实施例中，外延层208的侧壁包括(111)平面，(111)平面的空穴迁移率亦高于(100)平面。总体而言，形成于第二鳍片212上的p型场效晶体管的有效栅极长度变大，且空穴迁移率提高。因此，在一些实施例中，即使厚度h3小于宽度w3，p型场效晶体管的效能仍可提升。在不同的实施例中，h3：w3的比例为约0.8：1至约3：1。

请参照图16a至图16d，其示出如图15中的区域270的树枝状鳍片的不同的实施例。在图16a中，视情况对外延层206进行的圆化工艺被省略，且外延层206与外延层208的剖面都为实质上的矩形。在图16b中，凹蚀外延层208的侧壁是产生了“u”形凹陷，使得外延层206与外延层208的侧壁皆具有弯曲边缘(curvatureedges)，但两者延伸于相反的方向上，其中外延层206的弯曲边缘向外延伸而外延层208的弯曲边缘向内延伸。举例而言，凹蚀工艺可包括在约20℃至约100℃的温度下以及约5torr至约50torr的压力下使用hcl或cl2气体约10秒至约100秒以进行干式蚀刻工艺，其选择性蚀刻外延层208以提供“u”形凹陷。在图16c中，在凹蚀外延层208的侧壁之前，外延层206具有包括(100)平面的顶表面且外延层208具有包括(110)平面的侧壁。举例而言，凹蚀工艺可包括在约5℃至约50℃的温度下施加稀释的apm或spm溶液约5秒至约100秒，其沿着(111)平面选择性蚀刻外延层208的侧壁，借此提供“v”形凹陷，v形凹陷的两边缘是在(111)平面中。在图16d中，如虚线所标出，在凹蚀外延层208的侧壁之前，第二鳍片212可为梯形(trapezoidshape)。梯形可以是由于鳍片的图案化时的蚀刻偏位(etchingbias)。举例而言，凹蚀工艺可包括在约5℃至约50℃的温度下施加tmah或nh4oh溶液约5秒至约100秒。于是，在凹蚀工艺之后，外延层206与外延层208都具有宽度较大的底层以及宽度较小的顶层。在一特定的实施例中，于第二鳍片212的通道区域中，最低外延层208的宽度w3-bottom大于最高外延层206的宽度w2-top。

请参照图3b与图17，方法100接着进行至区域126，于区域126，在鳍片210与鳍片212之上各自形成栅极结构284与栅极结构286。区域126可包括先将保护材料264从第一鳍片210的通道区域(图15)移除。各栅极结构可为多栅极晶体管的栅极。最终栅极结构可为高介电常数金属栅极堆叠(high-kmetalgate(hkmg)stack)，然而亦有可能是其他组成。在一些实施例中，栅极结构284形成栅极堆叠，此栅极堆叠在第一鳍片210的通道区域中包围由多个纳米片206(此时其间具有间隙)所提供的多通道的每一者，与门极结构286形成栅极堆叠，此栅极堆叠在第二鳍片212的通道区域中沿着纳米片206与纳米片208的侧壁延伸。

在不同的实施例中，各高介电常数金属栅极堆叠包括界面层(interfaciallayer，未示出于图中)、形成于界面层之上的高介电常数栅极介电层288、以及形成于高介电常数栅极介电层288之上的栅极电极层290。于此使用高介电常数栅极介电质并说明的，其包括具有高介电常数的介电材料，举例而言，高介电常数介电材料的介电常数大于热氧化硅的介电常数(～3.9)。高介电常数金属栅极堆叠中所使用的导电层可包括金属、金属合金或金属硅化物。此外，高介电常数金属栅极堆叠的形成步骤可包括用以形成各种栅极材料与一或多个衬层的沉积步骤、以及用以移除多余的栅极材料并借此平坦化半导体装置200的顶表面的一或多个化学机械研磨工艺。

在一些实施例中，栅极堆叠的界面层可包括介电材料，例如：氧化硅(sio2)、hfsio、或氮氧化硅(sion)。可经由化学氧化、热氧化、原子层沉积、化学气相沉积、及/或其他适当的方法形成界面层。栅极堆叠的栅极介电层288可包括高介电常数介电层，例如：氧化铪(hfo2)。作为替代方案，栅极堆叠的栅极介电层288可包括其他高介电常数介电质，例如：tio2、hfzro、ta2o3、hfsio4、zro2、zrsio2、lao、alo、zro、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfzro、hflao、hfsio、lasio、alsio、hftao、hftio、(ba,sr)tio3(bst)、al2o3、si3n4、氮氧化物(sion)、上述的组合或其他适当的材料。可经由原子层沉积、物理气相沉积(pvd)、化学气相沉积、氧化、及/或其他适当的方法形成高介电常数栅极介电层288。高介电常数栅极介电层288的厚度可为约至约例如：在一些例子中为约至约

栅极电极层290为包括一或多个金属层(例如：功函数金属层、导电的阻障层以及金属填充层)的导电层。用于n型场效晶体管(例如：用于鳍片210)与用于p型场效晶体管(例如：用于鳍片212)的栅极电极层290可分开形成，n型场效晶体管与p型场效晶体管可使用不同的金属层。功函数金属层可为p型功函数层或n型功函数层。p型功函数层包括有效功函数足够大的金属，其选自但不限定于由tin、tan、ru、mo、w、pt、或上述的组合所形成的群。n型功函数层包括有效功函数足够小的金属，其选自但不限定于由ti、al、tac、tacn、tasin、tisin、或上述的组合所形成的群。栅极电极层290可包括多个功函数金属层，例如：所示出的实施例中的第一金属层292与第二金属层294。举例而言，第一金属层292可包括tin且第二金属层294可包括tial或其他ti、ta、c、al的组合(例如：tialc或taalc)。在所示出的实施例中，栅极电极层290亦包括金属填充层296。金属填充层296可包括al、w、co、及/或其他适当的材料。在不同的实施例中，可经由原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀或其他适当的工艺形成栅极电极层290的金属层。在不同的实施例中，可进行化学机械研磨工艺以从栅极堆叠的金属层移除多余的金属，并借此形成实质上平坦的顶表面。

在所示出的实施例中，在形成于第二鳍片212上的p型场效晶体管的通道区域中，由于树枝状鳍片，第一金属层292的一部分沿着外延层208的侧壁延伸且直接位于相应的相邻外延层206的下方。取决于相邻外延层206之间的空间的尺寸(即有多少外延层208的侧壁被凹蚀掉)，第二金属层294的一部分亦可直接位于外延层206的下方。在一些实施例中，金属填充层296的一部分亦直接位于外延层206的下方。在一些替代性的实施例中，第一金属层292填满相邻外延层206之间的空间，而第二金属层294与金属填充层296从外延层206的侧边(沿着x方向)横向位移(laterallyoffset)。

半导体装置200可经历其他工艺以形成本领域所知的各种特征部件与区域。举例而言，后续的工艺可于基板202上形成接触开口、接触金属、以及各种接触/导孔/导线以及多层互连特征部件(例如：金属层与层间介电质)，其是被配置来连接各种特征部件以形成包括一或多个多栅极装置的功能电路。更进一步举例而言，多层互连可包括垂直互连(例如：导孔或接触)以及水平互连(例如：金属线)。各种互连特征部件可使用各种导电材料，包括铜、钨及/或硅化物。在一例子中，使用镶嵌及/或双镶嵌(dualdamascene)工艺形成与铜相关的多层互连结构。此外，可于方法100之前、的期间及之后实施额外的工艺步骤，且根据方法100的不同的实施例，一些前述的工艺步骤可被取代或省略。

虽然并非用于限定，本公开的一或多个实施例对半导体装置及其形成提供了许多好处。举例而言，本公开实施例提供具有纳米片结构的鳍式场效晶体管。p型场效晶体管中的鳍片具有树枝状结构，这增加了有效栅极长度且亦增加了p型通道中空穴迁移率的效能。这对于小尺度装置特别有用。此外，本公开实施例可被轻易地整合至现有的半导体工艺中。

在一例示性的层面中，本公开实施例涉及一种半导体装置的形成方法。上述方法包括形成第一鳍片与第二鳍片。第一鳍片与第二鳍片都具有第一外延层与第二外延层，第一外延层与第二外延层交替排列(alternatelyarranged)。上述方法亦包括在第一鳍片与第二鳍片之上形成介电层、露出第一鳍片的通道区域、移除第一鳍片的通道区域中的第二外延层、露出第二鳍片的通道区域、凹蚀第二鳍片的通道区域中的相邻第一外延层之间的第二外延层、于第一鳍片之上形成第一栅极堆叠。第一栅极堆叠包围第一鳍片的通道区域中的各第一外延层。上述方法亦包括于第二鳍片之上形成第二栅极堆叠。第二栅极堆叠沿着第二鳍片的通道区域中的第一外延层与第二外延层的侧壁延伸，第二栅极堆叠包括第一金属层，第一金属层延伸于第一外延层的至少一者的正下方。在一些实施例中，第二外延层的侧壁包括(110)结晶面。在一些实施例中，第二外延层的侧壁包括(111)结晶面。在一些实施例中，第一鳍片的通道区域属于n型晶体管，且第二鳍片的通道区域属于p型晶体管。在一些实施例中，第二栅极堆叠还包括第二金属层，第二金属层亦延伸于第一外延层的至少一者的正下方。在一些实施例中，第一金属层与第二金属层包括不同的金属元素。在一些实施例中，第一金属层包括tin而第二金属层包括taalc。在一些实施例中，在凹蚀第二外延层之后，在第二鳍片的通道区域中，第二外延层的宽度约小于相邻第一外延层的宽度的三分之一。在一些实施例中，在凹蚀第二外延层之后，在第二鳍片的通道区域中，最低的第二外延层比最高的第一外延层宽。在一些实施例中，在凹蚀第二外延层之后，在第二鳍片的通道区域的剖面中，第一外延层具有弯曲形状且第二外延层为矩形。

在另一例示性的层面中，本公开实施例涉及一种半导体装置的形成方法。上述方法包括提供鳍片。鳍片自基板突出。鳍片具有多个第一外延层，此些第一外延层与多个第二外延层交替排列，此些第一外延层包括第一半导体材料，此些第二外延层包括第二半导体材料，第二半导体材料不同于第一半导体材料。上述方法亦包括蚀刻鳍片的通道区域中的此些第二外延层的至少一者的侧壁，使得通道区域中的此些第二外延层的至少一者的宽度在上述蚀刻步骤之后小于与此些第二外延层的至少一者接触的第一外延层的宽度。上述方法亦包括于鳍片之上形成栅极堆叠。栅极堆叠与此些第一外延层与此些第二外延层接合。在一些实施例中，此些第二外延层的至少一者的侧壁包括(110)结晶面。在一些实施例中，栅极堆叠包括栅极介电层以及栅极电极层，栅极电极层的一部分延伸于此些第一外延层的至少一者的正下方。在一些实施例中，在上述蚀刻侧壁的步骤之后，此些第二外延层的至少一者延伸至鳍片的源极/漏极区域中且在源极/漏极区域中的宽度大于在通道区域中的宽度。在一些实施例中，在上述蚀刻侧壁的步骤之后，在通道区域中的此些第二外延层的至少一者的宽度小于此些第二外延层的至少一者的厚度。在一些实施例中，在上述蚀刻侧壁的步骤之后，在通道区域中的此些第二外延层的至少一者的宽度大于此些第二外延层的至少一者的厚度。在一些实施例中，在上述蚀刻侧壁的步骤之后，在鳍片的通道区域中最低的第二外延层比最高的第一外延层宽。在一些实施例中，第一半导体材料包括砷(as)且第二半导体材料包括锗(ge)。

在又一例示性的层面中，本公开实施例涉及一种半导体装置。上述半导体装置包括基板、第一源极/漏极区域以及第一通道区域。第一通道区域夹置于第一源极/漏极区域之间，第一通道区域包括多个第一外延层，此些第一外延层的每一者与其他第一外延层分隔开。上述半导体装置亦包括第二源极/漏极区域以及第二通道区域。第二通道区域夹置于第二源极/漏极区域之间，第二通道区域包括此些第一外延层与多个第二外延层，此些第一外延层与此些第二外延层交替排列，此些第二外延层的宽度小于相邻的第一外延层。上述半导体装置亦包括第一栅极电极与第二栅极电极。第一栅极电极延伸于第一通道区域之上，第一栅极电极围绕此些第一外延层的每一者。第二栅极电极延伸于第二通道区域之上，第二栅极电极的一部分位于此些第一外延层的至少一者的正下方。在一些实施例中，在第二通道区域中的此些第二外延层的侧壁包括(110)结晶面。

前述内文概述了许多实施例的特征部件，使本技术领域中技术人员可以更加了解相应的详细说明。本技术领域中技术人员应可理解，且可轻易地以本公开实施例为基础来设计或修饰其他工艺及结构，并以此达到与在此介绍的实施例相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开实施例的发明构思与范围。在不背离本公开实施例的发明构思与范围的前提下，可对本公开实施例进行各种改变、置换或修改。