3D存储器件栅叠层的形成方法与流程

本发明涉及存储技术领域，特别涉及一种3d存储器件栅叠层的形成方法。

背景技术：

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件，即3d存储器件。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3d存储器件主要用作非易失性的闪存，两种主要的非易失性闪存技术分别采用nand和nor结构。与nor存储器件相比，nand存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。

在3d存储器件的制造方法中，为了形成台阶状的栅叠层结构，需要使用多次掩膜多次蚀刻的方法，或者通过多个步骤形成图案化的掩膜，然后对栅叠层结构进行蚀刻形成台阶状，但是这些方法都有步骤多、工艺复杂等问题。

技术实现要素：

鉴于上述问题，本发明的目的在于提供一种3d存储器件栅叠层的形成方法，通过使用灰阶光刻方法、纳米压印方法、灰阶掩膜版光刻方法和离子束气体辅助沉积方法等技术形成台阶状的掩膜层，对叠层结构进行蚀刻，从而降低了形成台阶状叠层结构中的工艺步骤和工艺复杂性。

根据本发明的一方面，提供一种3d存储器件栅叠层的形成方法，包括：在半导体衬底上形成绝缘叠层结构；在所述绝缘叠层结构上形成台阶状的掩膜层；形成台阶状的绝缘叠层结构；将所述绝缘叠层结构置换为栅叠层结构，其中，所述台阶状掩膜层的台阶高度通过所述绝缘叠层结构的材料和高度设置。

优选地，所述台阶状掩膜层远离绝缘叠层结构的台阶高度不小于靠近所述绝缘叠层结构的台阶高度。

优选地，所述形成台阶状的掩膜层的方法包括：灰阶光刻方法、纳米压印方法、灰阶掩模版光刻方法和离子束气体辅助沉积方法。

优选地，使用所述灰阶光刻方法形成所述台阶状的掩膜层的步骤包括：在所述绝缘叠层结构上形成掩膜层；使用灰阶电子束对所述掩膜层进行分区域曝光；对所述曝光的掩膜层进行显影，其中，通过控制所述电子束的能量，使得所述掩膜层的不同区域的曝光深度不同，从而形成所述台阶状的掩膜层。

优选地，使用所述纳米压印方法形成所述台阶状的掩膜层的步骤包括：在所述绝缘叠层结构上形成掩膜层；使用纳米压印模板对所述掩膜层进行压印；待所述掩膜层固化后移走所述纳米压印模板，其中，所述纳米压印模板的图案与所述台阶状的掩膜层的图案相匹配。

优选地，使用所述灰阶掩模版光刻方法形成所述台阶状的掩膜层的步骤包括：在所述绝缘叠层结构上形成掩膜层；使用光束对所述掩膜层进行分区域曝光；对所述曝光的掩膜层进行显影，其中，所述灰阶掩膜版包括透光层和不透光层，通过控制所述不同区域的不透光层的缝隙数量和/或尺寸控制穿过所述灰阶掩模版的光束能量，使得所述掩膜层的不同区域的曝光高度不完全相同，从而在所述掩膜层中形成所述多个开口。

优选地，所述灰阶掩膜版还包括半透光层，通过控制所述不同区域的半透光层的厚度来控制穿过所述灰阶掩模版的光束能量。

优选地，使用所述离子束气体辅助沉积方法形成所述台阶状的掩膜层的步骤包括：将离子束入射在所述绝缘叠层结构上；向所述离子束入射的所述绝缘叠层结构的表面通入前驱气体；改变所述离子束和前驱气体的位置，形成台阶状掩膜层，其中，所述前驱气体在所述离子束作用下生成挥发性和非挥发性物质，所述非挥发性物质沉积形成掩膜层，通过控制所述前驱气体的流量、所述离子束的能量和直径形成所述台阶状的掩膜层。

优选地，所述掩膜层的材料包括：光刻胶或者金属。

优选地，所述形成台阶状的绝缘叠层结构的方法包括：干法蚀刻。

优选地，所述绝缘叠层结构由绝缘层和牺牲层交替堆叠形成。

优选地，在使用所述干法蚀刻形成所述台阶状的绝缘叠层结构时，当所述掩膜层被蚀刻一个台阶高度时，所述绝缘叠层结构中靠近掩膜层的牺牲层被蚀刻。

优选地，所述绝缘层和所述掩膜层的蚀刻选择性为1:1时，所述掩膜层的台阶高度为所述绝缘层高度的1.1～1.2倍。

优选地，所述形成台阶状的绝缘叠层结构和将所述绝缘叠层结构置换为栅叠层结构的步骤之间，还包括：在所述台阶状的绝缘叠层结构表面沉积绝缘材料；形成栅线缝隙，其中，所述栅线缝隙用于提供将所述绝缘叠层结构置换为栅叠层结构的置换通道。

本发明提供的3d存储器件栅叠层的形成方法，采用灰阶光刻方法、纳米压印方法、灰阶掩膜版光刻方法和离子束气体辅助沉积方法等技术形成台阶状的掩膜层，并使用干法蚀刻将掩膜层的图案转移到绝缘叠层结构中，可以降低台阶状栅叠层结构形成过程中的工艺步骤，降低了工艺复杂性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a至1e示出了本发明实施例3d存储器件栅叠层的形成方法各阶段的截面图；

图2a和2b示出了本发明实施例一灰阶光刻方法形成掩膜层的原理图；

图3a和3b示出了本发明实施例二纳米压印方法形成掩膜层的原理图；

图4a至4c示出了本发明实施例三灰阶掩模版光刻方法形成掩膜层的原理图；

图5a和5b示出了本发明实施例四离子束气体辅助沉积方法形成掩膜层的原理图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠层结构的中间结构。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图1a至图1e示出了本发明实施例的3d存储器件栅叠层的形成方法各阶段的截面图，在该实施例中，包括四种形成台阶状掩膜层的方法，具体的，四种方法分别为灰阶光刻方法、纳米压印方法、灰阶掩膜版光刻方法和离子束气体辅助沉积方法。

该方法开始于半导体衬底，在该实施例中，为了便于对后续的存储单元进行编程操作，半导体衬底中形成有多个陷区。半导体衬底例如是单晶硅衬底。

如图1a所示，在半导体衬底110上形成绝缘叠层结构。

在该步骤中，通过沉积工艺，包括但不限于：电子束蒸发(electronbeammachining，ebm)、化学气相沉积工艺(chemicalvapordeposition,cvd)、物理气相沉积工艺(physicalvapordeposition,pvd)、原子层沉积(atomiclayerdeposition，ald)、溅射等，在半导体衬底110的表面依次形成多个绝缘层120和多个牺牲层130，其中，相邻的牺牲层130由绝缘层120彼此隔开。在该实施例中，绝缘层120例如由氧化硅组成，牺牲层130例如由氮化硅组成。

如下文所述，牺牲层130将置换成栅极导体，栅极导体一步连接至选择线或字线。为了形成从栅极导体到达选择线和字线的导电通道，多个牺牲层130的边缘部分例如图案化为台阶状，即，每个牺牲层130的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层130的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图1a中将多个牺牲层130之间的层间绝缘层和覆盖绝缘叠层结构的层间绝缘层整体示出为绝缘层120。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层130之间及其上方的多个层间绝缘层。

进一步地，如图1b所示，在绝缘叠层结构的表面形成台阶状的掩膜层101。

在该步骤中，形成的掩膜层101的台阶数和绝缘叠层结构中用于置换为栅极层的牺牲层130的数量有关，本实施例以六层牺牲层130，五个台阶为例。如图1b所示，a1区域掩膜层101的厚度最高，a2到a6区域掩膜层101的厚度依次递减，其中，a6区域的掩膜层101厚度最小或者a6区域没有掩膜层101，绝缘叠层结构的表面在a6区域暴露。

在该实施例中，形成的台阶状掩膜层101的台阶高度通过所述绝缘叠层结构的材料和高度设置。例如，当在后续的蚀刻步骤中，对绝缘叠层结构和掩膜层101的蚀刻选择性比为1:1时，则掩膜层101的台阶高度至少不低于一组绝缘叠层结构的高度，一组绝缘叠层结构包括至少一层牺牲层和一层绝缘层。当绝缘叠层结构和掩膜层101的蚀刻选择性比大于1时，掩膜层101的台阶高度低于一组绝缘叠层结构的高度；当绝缘叠层结构和掩膜层101的蚀刻选择性比小于1时，掩膜层101的台阶高度高于一组绝缘叠层结构的高度。

在该实施例中，形成的台阶状掩膜层101从远离绝缘叠层结构的台阶开始，每个台阶高度分别为h1到h5，每组绝缘叠层结构中一层牺牲层130和一层绝缘层120的高度为h6，如图1b所示。根据绝缘叠层结构的材料或者实际应用需求，所有台阶高度的可以设置为相同的高度，或者从绝缘叠层结构开始从下往上，台阶高度不完全相同。例如，所述掩膜层101的台阶高度可以是h1到h5相同大小，也可以是h1最大，其余h2到h5大小相同，也可以是h1，h2相同大小，其余h3到h5大小相同，还可以是从h1到h5大小逐渐减小的，高度h1至h6均为蚀刻选择性和配方协同优化后的最佳高度。

在该实施例中，形成台阶状的掩膜层101的方法包括灰阶光刻方法，纳米压印方法、灰阶掩模版光刻方法和离子束气体辅助沉积方法。

图2a和2b示出了本发明实施例一灰阶光刻方法形成台阶状掩膜层201的原理图。

如图所示，在该步骤中，通过沉积工艺，包括但不限于：电子束蒸发、化学气相沉积工艺、物理气相沉积工艺、原子层沉积、溅射等，还可以通过旋涂工艺，在绝缘叠层结构的表面沉积形成掩膜层201。

该掩膜层201的材料例如为正性光刻胶，正性光刻胶经曝光后会形成可溶物质，在该实施例中，形成的正性光刻胶掩膜层201具有一定的厚度，便于后续步骤中对掩膜层201图案化。

进一步地，采用灰阶电子束202对上述形成的掩膜层201进行图案化。

灰阶光刻方法是一种利用不同强度的电子束曝光不同区域的曝光胶的曝光技术，通过控制电子束的入射能量，使得不同区域的曝光深度不同。当电子束的入射能量较低时，曝光胶的曝光深度较小，当电子束的入射能量较高时，曝光胶的曝光深度较大。

在该实施例中，根据绝缘叠层结构的材料及其高度、绝缘叠层结构和掩膜层的蚀刻比设置掩模层201需要曝光的各区域范围及台阶的高度，进而计算出各区域的电子束202入射能量大小(例如各区域的曝光直径、曝光计量、和/或曝光时间)。在该实施例中，如图1b所示的a1区域的入射能量最小，a2至a6区域的入射能量逐渐增大，a6区域的入射能量最大。其中，所有台阶高度可以设置为相同的高度，或者从叠层结构开始从下往上，台阶高度不完全相同。

在该步骤中，可以通过控制掩膜层201不同区域的灰阶电子束202的入射能量，对掩膜层201进行曝光，控制如图1b所示的a1区域的灰阶电子束202能量最小，a6区域的灰阶电子束202能量最大，a2到a5区域的灰阶电子束202能量逐渐增大。将曝光后的半导体器件放到相应的溶液中，在给定的显影时间内，曝光胶图案化为台阶状。举例说明，图案化的掩模层201与图1中掩模层101具有相同的台阶宽度区域和台阶高度。

图3a和3b示出了本发明实施例二纳米压印方法形成台阶状掩膜层301的原理图。

如图所示，在该步骤中，通过沉积工艺，包括但不限于：电子束蒸发、化学气相沉积工艺、物理气相沉积工艺、原子层沉积、溅射等，还可以通过旋涂工艺，在绝缘叠层结构的表面沉积形成掩膜层301。

该掩膜层301的材料例如为光刻胶，光刻胶在成膜性能、压印性能(包括硬度和黏度，固化速度，界面性质等)、抗蚀刻能力等方面具有良好的性能，在该实施例中，形成的光刻胶掩膜层301具有一定的厚度，便于后续步骤中对掩膜层301图案化。

进一步地，采用纳米压印模板302对上述形成的掩膜层301进行图案化。

纳米压印方法，是通过光刻胶辅助，将模板上的微纳结构转移到待加工材料上的技术。纳米压印方法具有高精度、高分辨率、成本低、可重复多次利用的优点。

在该实施例中，可以根据绝缘叠层结构的材料及其高度、绝缘叠层结构和掩膜层的蚀刻比设置掩模层301需要压印的各区域范围及台阶的高度，根据掩模层301的图案计算纳米压印模板302的各区域范围及台阶的高度，进而定制纳米压印模板302，纳米压印模板302的图案与所述台阶状的掩膜层301的图案相匹配。在该实施例中，纳米压印模板302的图案与图1b所示的a1区域相对应的图案高度最小，与a2至a6区域相对应的图案高度逐渐增大，与a6区域相对应的图案高度最大。所有台阶高度可以设置为相同的高度，或者台阶高度不完全相同。

在该步骤中，在形成掩膜层301后，趁掩膜层301还未固化，将定制的纳米压印模板302压在掩膜层301表面的相应位置，采用加压的方式使纳米压印模板302的图案转移到掩膜层301上，再使用紫外光或其他方式使掩膜层301固化，最后移走纳米压印模板302，形成台阶状的掩膜层301。举例说明，掩膜层301与图1中掩模层101具有相同的台阶宽度区域和台阶高度。

图4a，4b和4c示出了本发明实施例三灰阶掩模版光刻方法形成掩膜层的原理图，其中，图4c仅示出了灰阶掩模版另一实施例的示意图。

如图所示，在该步骤中，通过沉积工艺，包括但不限于：电子束蒸发、化学气相沉积工艺、物理气相沉积工艺、原子层沉积、溅射等，还可以通过旋涂工艺，在绝缘叠层结构的表面沉积形成掩膜层401。

该掩膜层401的材料例如为正性光刻胶，正性光刻胶经曝光后会形成可溶物质，在该实施例中，形成的正性光刻胶掩膜层401具有一定的厚度，便于后续步骤中对掩膜层401图案化。

进一步地，采用光束402对上述形成的掩膜层401进行图案化。在该步骤中，使用光束402对所述掩膜层401进行分区域曝光；对所述曝光的掩膜层401进行显影，通过控制灰阶掩模版404的缝隙405尺寸控制穿过灰阶掩模版404的光束能量403，使得所述掩膜层401的不同区域的曝光深度不同，从而形成所述台阶状的掩膜层401。

在该实施例中，根据绝缘叠层结构的材料及其高度、绝缘叠层结构和掩膜层401的蚀刻比设置掩模层401需要曝光的各区域范围及台阶的高度，进而计算出灰阶掩模版404的各区域的缝隙405尺寸(包括不透光层和或/半透光层的缝隙的数量、缝隙的大小、厚度)，进而定制灰阶掩模版404。光束402通过定制的灰阶掩模版404对掩模层401进行曝光、显影即可生成具有不同高度的掩模层401，光束402可以为深紫光或者极紫外光。在该实施例中，灰阶掩膜版404与图1b所示的a1区域相对应的透光率最小，例如控制a1区域的缝隙尺寸小和/或数量少，与a2至a5区域相对应的透光率逐渐增大，例如通过控制a2至a5区域的缝隙尺寸和/或数量逐渐增大，与a6区域相对应的透光率最大，例如通过控制a6区域的缝隙尺寸最大和/或数量最多。其中，所有台阶高度可以设置为相同的高度，或者从叠层结构开始从下往上，台阶高度不完全相同。

在该实施例中，灰阶掩模版404的原本透光层为光束通过率100％,通过改变不透光层和半透光层的缝隙405尺寸来改变光束402的通过率。例如，通过调整不透光层的缝隙尺寸、数量和/或半透光层的厚度就可达到控制灰阶掩模版404的透光率为30％-70％。

在该实施例中，可以设定灰阶掩模版404不同区域的缝隙405尺寸(包括不透光层和或/半透光层的缝隙尺寸的宽度、厚度)，光束402通过灰阶掩模版404对掩膜层401进行曝光，控制如图1b所示的a1区域光束402通过率最小，a6区域的光束402通过率最大，a2到a5区域的光束402通过率逐渐增大。

在该实施例中，如图4b所示，例如当灰阶掩模版404由上至下依次由透光层4041和不透光层4042组成，材料例如依次为石英层和cr层时，所有区域的不透光层4042的厚度相同，但不透光层4042在需要光束402通过的区域设置有缝隙405，通过设定不同曝光区域对应的缝隙405的数量、缝隙405的大小使得光束402的通过率达到相应台阶高度的要求。例如，在光束402通过率最高的区域，如与图1b所示的a6区域的缝隙405数量最多，在光束402通过率较低的区域，如与图1b所示的a1区域的缝隙405数量最少；或在与图1b所示的a6区域的缝隙405数尺寸大，在与图1b所示的a1区域的缝隙405尺寸小；或者在与图1b所示的a6区域的缝隙405数量多和/或尺寸大，在与图1b所示的a1区域的缝隙405数量少和/或尺寸小；与图1b所示的a2至a5区域的缝隙数量逐渐增多和/或大小逐渐增大。

在另一个实施例中，如图4c所示，例如当灰阶掩模版404由上至下依次由透光层4041，不透光层4042和半透光层4043组成，材料例如依次为石英层，cr层和钼化硅(mosi)层时，所有区域的不透光层4042的厚度相同，但不透光层4042在需要光束402通过的区域设置有缝隙405，该缝隙405的尺寸由不透光层4042和/或半透光层4043共同决定，通过设定不同曝光区域对应的不透光层4042的缝隙的大小、半透光层4043的厚度使得光束402的通过率达到相应台阶高度的要求。例如，要使如图1b所示的a2区域的光束402的通过率为30％，可以设置不透光层4042的缝隙405的光束402的通过率刚好为30％，然后在该缝隙405对应的位置不设置半透光层4043，也可以设置不透光层4042的缝隙405的光束402的通过率为大于30％，然后在该缝隙405对应的位置设置相应厚度的半透光层4043，使光束402的通过率刚好为30％。

进一步地，将曝光后的半导体结构放到相应的溶液中，在给定的显影时间内，曝光胶图案化为台阶状。举例说明，图案化的掩模层401与图1中掩模层101具有相同的台阶宽度区域和台阶高度。

图5a和5b示出了本发明实施例三离子束气体辅助沉积方法形成台阶状掩膜层501的原理图。

离子束气体辅助沉积方法是一种利用精细控制的电子束或聚焦离子束激活的气相反应来沉积所需的纳米级硬掩膜的方法。它可以沉积介电和导电遮蔽材料，这取决于不同的前驱气体和应用。在沉积过程中，气体被引入到靠近电离子束或电子束的位置，通过适当的气体流量控制、电子束或聚焦离子束能量和直径选择，再现性地制备了高分辨率和高宽高比的图案化硬掩模。

在该实施例中，根据绝缘叠层结构的材料及其高度、绝缘叠层结构和掩膜层的蚀刻比设置需要辅助沉积的各区域范围及台阶的高度，进而计算出需要辅助沉积的各区域的离子束的直径、能量、前驱气体的大小和反应时间。所有台阶高度可以设置为相同的高度，或者从叠层结构开始从下往上，台阶高度不完全相同。在该实施例中，根据各区域掩膜层的最终厚度控制与图1b所示的a1区域相对应的离子束的能量最多、前驱气体流量最大和/或反应时间最长等，控制与a2至a5区域相对应的离子束的能量、前驱气体的大小和/或反应时间等逐渐减小，控制与a6区域相对应的离子束的能量、前驱气体的大小和/或反应时间等最小，由此形成具有一定高宽比的台阶状掩膜层501。

在该步骤中，将精细控制的聚焦离子束504入射到绝缘叠层结构的表面，然后通入前驱气体505。前驱气体505由分子506组成，分子506在离子束504的作用下分解，形成挥发性物质503和非挥发性物质502，其中，非挥发性物质502在绝缘叠层结构的表面沉积，形成掩膜层501。在替代的实施例中，离子束504还可以由其他可以诱导前驱气体505分解成挥发性物质503和非挥发性物质502的电子束替代。

在该实施例中，移动离子束504和前驱气体505在绝缘叠层结构表面的位置，通过控制离子束504与前驱气体505在绝缘叠层结构表面的反应时间、气体的流量、离子束的能量和直径等，可以使得形成的掩膜层501为具有一定高宽比的台阶状掩膜层。举例说明，离子束沉积的掩模层501为金属掩模层，且与图1中掩模层101具有相同的台阶宽度区域和台阶高度。

进一步地，如图1c和1d所示，通过图案化的掩膜层101对绝缘叠层结构进行蚀刻。

在该步骤中，采用干法蚀刻，包括但不限于：离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺，对半导体结构进行蚀刻。在蚀刻开始时，由于a6区域掩膜层101最薄或者a6区域没有掩膜层101，a6区域的绝缘叠层结构最先被蚀刻，a1到a5区域有掩膜层101，掩膜层101被蚀刻，而绝缘叠层结构未被蚀刻。

在该实施例中，掩膜层101的台阶高度经过提前的计算，以保证在绝缘叠层结构的最上层的牺牲层130被蚀刻后，a5区域的掩膜层101也被蚀刻，暴露a5区域的绝缘叠层结构的表面，即在干法蚀刻中，当掩膜层101被蚀刻的高度为h5时，绝缘叠层结构的蚀刻高度为h6，如图1c所示。当蚀刻对掩膜层101和绝缘层120的选择性为1:1时，则h2到h5的高度至少为绝缘层120中高度h6的1.1～1.2倍。

进一步地，使用干法蚀刻，继续对半导体结构进行蚀刻，直到掩膜层101的图案被转移到绝缘叠层结构中，如图1d所示。当掩膜层101的台阶高度h1大于其他台阶高度h2到h5时，在将掩膜层101的图案转移到绝缘叠层结构中之后，a1区域的掩膜层101未被完全蚀刻，可以采用溶剂溶解或灰化去除剩余的掩膜层101。

在该实施例中，通过控制蚀刻时间，使得蚀刻在最靠近半导体衬底110的牺牲层120的表面停止。替代的，半导体衬底110也可以作为蚀刻停止层。

在该蚀刻步骤中，绝缘层120和牺牲层130互为彼此的掩膜层，即在牺牲层130被蚀刻时，绝缘层120为掩膜层，绝缘层120被蚀刻时，牺牲层130为掩膜层。

进一步地，如图1e所示，沉积绝缘层120，并形成栅线缝隙(图中未示出)，经由栅线缝隙将绝缘叠层结构中的牺牲层130置换成栅极导体140，形成栅叠层结构。

在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积绝缘材料，并通过化学机械抛光使绝缘层120的表面平坦化。

沉积的绝缘材料与用于隔开栅极导体的绝缘层120形成为连续层，因此将二者整体示出为绝缘层120。然而，本发明不限于此，可以采用多个独立的沉积步骤形成相邻栅极导体之间的多个层间绝缘层。

进一步地，在形成栅线缝隙时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底110的表面停止。在该实施例中，栅线缝隙会将栅极导体140分割成多条栅线。为此，栅线缝隙贯穿绝缘叠层结构。

在形成空腔时，利用栅线缝隙作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层130从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的绝缘层120和牺牲层130分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用c4f8、c4f6、ch2f2和o2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙。绝缘叠层结构中的牺牲层130的端部暴露于栅线缝隙的开口中，因此，牺牲层130接触到蚀刻剂。蚀刻剂由栅线缝隙的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层130。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的绝缘层120去除牺牲层130。

在形成栅极导体140时，利用栅线缝隙作为沉积物通道，采用原子层沉积(ald)方法或者化学气相沉积(cvd)方法，在空腔中填充金属层，形成栅叠层结构。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨wf6，采用的还原气体例如是硅烷sih4或乙硼烷b2h6。在原子层沉积的步骤中，利用六氟化钨wf6与硅烷sih4的反应产物的化学吸附获得钨材料实现沉积过程。

本申请公开的3d存储器件栅叠层的形成方法，使用灰阶光刻方法、纳米压印方法、灰阶掩模版光刻方法和气体辅助沉积方法来形成台阶状的掩膜层，并使用干法蚀刻将掩膜层的图案转移到绝缘叠层结构中，减少了3d存储器件栅叠层的台阶结构形成过程中的工艺步骤，降低了工艺复杂性。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。