一种可用于静电泄放防护的内嵌隔离环可控硅的制作方法

本发明属于电子科学与技术领域，涉及一种高维持电压的内嵌隔离环可控硅，能够用于静电泄放(electrostaticdischarge，简称为esd)防护技术。

背景技术：

静电泄放(esd)是集成电路(ic)最重要的杀手之一，随着集成电路集成度的提升，各类ic在性能大幅度提升的同时对esd的耐受力大大下降。而在高压应用中，esd器件除了被要求具备高鲁棒性以外，还被要求具有小面积、抗闩锁等能力。为了防止闩锁效应，可控硅(scr)结构被禁止采用。然而，可控硅scr结构拥有最强的静电放电效率和最小的面积占用，因此，近年来，将可控硅scr用至高压电路的esd防护已成为esd领域的热点研究之一。

可控硅scr结构上是由pnpn四层半导体组成。其中内嵌的pnp与npn结构在被触发后将会相互放大形成正反馈，最终将会呈现近乎短路的通道。如果器件导通后的最低点维持电压(vh)小于被保护端口的最大电压，那么在esd事件之后器件将不会自关断，从而引起闩锁效应。

技术实现要素：

针对上述传统可控硅通常会导致闩锁效应的不足之处，本发明将隔离环引入可控硅器件内部，提出了一种内嵌隔离环的可控硅，可以提高可控硅scr结构的最低点维持电压vh，从而避免闩锁效应的发生，能够用于静电泄放防护。

本发明的技术方案为：

一种可用于静电泄放防护的内嵌隔离环可控硅，包括：

p型衬底；

设置在所述p型衬底上表面两侧的n阱区和p阱区；

设置在所述n阱区内表面的阳极；

设置在所述p阱区内表面的阴极；

设置在所述p型衬底上表面且两端分别设置在所述n阱区和p阱区内部的第三n+区；

所述可控硅还包括n型隔离环和/或p型隔离环；

所述n型隔离环包括：

设置在所述n阱区下方的n埋层；

设置在所述n阱区远离所述p阱区的一侧且与所述n阱区和n埋层相接触的第一n型深注入层，所述第一n型深注入层位于所述p型衬底上表面；

设置在所述n阱区靠近所述p阱区的一侧且与所述n阱区和n埋层相接触的第二n型深注入层，所述第二n型深注入层的上表面与所述第三n+区的下表面相接触；

所述p型隔离环包括：

设置在所述p阱区下方的p埋层；

设置在所述p阱区远离所述n阱区的一侧且与所述p阱区和p埋层相接触的第一p型深注入层，所述第一p型深注入层位于所述p型衬底上表面；

设置在所述p阱区靠近所述n阱区的一侧且与所述p阱区和p埋层相接触的第二p型深注入层，所述第二p型深注入层的上表面与所述第三n+区的下表面相接触。

具体的，所述n阱区内且位于所述阳极和所述第三n+区之间的区域还包括多个第三n型深注入层，所述第三n型深注入层用于隔开其两侧的n阱区和n埋层。

具体的，所述p阱区内且位于所述阴极和所述第三n+区之间的区域还包括多个第三p型深注入层，所述第三p型深注入层用于隔开其两侧的p阱区和p埋层。

具体的，所述阳极包括设置在所述n阱区上表面且通过金属相连的第一n+区和第一p+区，所述阴极包括设置在所述p阱区上表面且通过金属相连的第二n+区和第二p+区。

本发明的工作原理为：

由于器件导通后的最低点维持电压(vh)小于被保护端口的最大电压时会引起闩锁效应，因此抗闩锁的问题就可以转化成为提高可控硅scr的vh的问题。从原理上讲，vh为电场的积分，而电场和载流子的分布有很大的关系。研究表明，pnp与npn的双大注入效应会引起两个晶体管的克尔克效应(kirkeffect)。从而电场分布将由非平衡载流子浓度决定。因此，优化器件内各区域的掺杂浓度就可以改变电场的分布，从而改变vh的大小。基于此理论，本发明提出一种采用隔离环改变电场分布的新型可控硅scr结构，将隔离环引入可控硅器件内部，用于提高可控硅的最低点维持电压。下面以一层n型隔离环为例进行说明，由于可控硅scr器件的n阱区11一般为中低浓度掺杂，因此在电流密度达到一定值的时候，其非平衡载流子浓度(j/qv)将很容易超过n阱区11的本征掺杂浓度，这样一来电场的分布将由电流密度决定而非本征掺杂浓度决定。根据泊松方程可以看出，电场峰值将由n阱区11与p型衬底21的交界处转移到第一p+区02与n阱区11的交界处。因此，可控硅scr的维持电压相当于第一p+区02与n阱区11的交界处电场与阴极p阱区12和第二n+区03交界处电场的积分。但通过n型隔离环的隔离，由于第一n型深注入层071、第二n型深注入层072与n埋层均为浓度较高的层次，电场在此处并不会发生转移，因此在本发明提出的内嵌隔离环的可控硅器件中，vh相当于原有可控硅scr电场积分的基础上增加了第二n型深注入层072与p阱区12间的电场，因此最低点维持电压vh将会提高。p型隔离环与多层隔离环原理类似，都能够提高可控硅的最低点维持电压vh。

本发明的有益效果为：本发明将隔离环引入可控硅器件内部，通过高浓度埋层与深注入层构成的隔离环的阻挡，实现了高的维持电压与可接受的触发电压值，从而避免闩锁效应的产生；通过调整隔离环的个数可实现最低点维持电压的调整，对于静电泄放esd引起的闩锁效应起到了很好的抑制作用。

附图说明

图1为本发明提出的一种可用于静电泄放防护的内嵌隔离环可控硅在实施例一中设置一层n型隔离环的结构示意图。

图2为本发明提出的一种可用于静电泄放防护的内嵌隔离环可控硅在实施例二中设置三层n型隔离环的结构示意图。

图3为本发明提出的一种可用于静电泄放防护的内嵌隔离环可控硅在实施例三中设置一层p型隔离环的结构示意图。

图4为本发明提出的一种可用于静电泄放防护的内嵌隔离环可控硅在实施例四中设置三层p型隔离环的结构示意图。

具体实施方式

下面结合附图和具体实施例详细描述本发明的技术方案。

本发明提出一种将隔离环内嵌到可控硅中的方案，隔离环通常用于集成电路的隔离而非用于器件内部，本发明提出将隔离环引入可控硅器件内部，用来提高可控硅的最低点维持电压，从而防止闩锁效应的产生。本发明提出的可控硅中使用的隔离环可以仅包括n型隔离环、可以仅包括p型隔离环、也可以既包括n型隔离环也包括p型隔离环，另外在一个包含n型隔离环和/或p型隔离环的可控硅中，n型隔离环和/或p型隔离环可以仅包含一层隔离环，也可以包含多层隔离环，下面结合五个具体实施例进行说明。

具体实施方案一：

本实施例中采用n型隔离环结构，且仅包含一层隔离环。如图1所示，本实施例中的内嵌n型隔离环的可控硅包括：p型衬底21、n阱区11、p阱区12、阳极、阴极、第三n+区05、第一n型深注入层(n-sink层)071、第二n型深注入层(n-sink层)072和n埋层(nbl层)09，n阱区11和p阱区12分别设置在p型衬底上表面的左侧和右侧。本实施例中阳极包括第一n+区01和第一p+区02，阴极包括第二n+区03和第二p+区04，第一n+区01与第一p+区02被设计在n阱区11内部表面，位置关系为相切或相离。第二n+区03与第二p+区04被设计在p阱区12内部表面，位置关系为相切或相离。第一n+区01与第一p+区02通过金属相连，构成整个器件的阳极。第二n+区03与第二p+区04通过金属相连，构成整个器件的阴极。第三n+区05设置在p型衬底21上表面且两端分别设置在n阱区和p阱区内部，即第三n+区05左边缘处于n阱区11内部，右边缘处于在p阱区12内部，形成跨越。第一n型深注入层071位于n阱区11左侧，其右边缘与n阱区11左边缘相切。第二n型深注入层072位于n阱区11右侧，其左边缘与n阱区11右边缘相切。在n阱区11下方存在n埋层(nbl层)09，n埋层09可以设置为与n阱区11长度相同并具有一定纵向厚度。n埋层09上边缘与n阱区11下边缘相切，左边缘与第一n型深注入层071相切，右边缘与第二n型深注入层072相切。以上结构全部制作在p型衬底21之上。

具体实施方案二：

对于n型隔离环来说，若需要保护的电源电压较高，单层隔离环无法满足vh需求，则可以采取多重隔离环的方式。本实施例中在阳极和第三n+区05之间的区域还设置了两个第三n型深注入层0721和0722，构成三层n型隔离环。如图2所示，本实施例中内嵌三层n型隔离环的可控硅包括：p型衬底21、n阱区11、p阱区12、阳极、阴极、第三n+区05、第一n型深注入层(n-sink层)071、第二n型深注入层(n-sink层)072、两个第三n型深注入层0721和0722、n埋层(nbl层)09，本实施例中阳极同样包括第一n+区01和第一p+区02，阴极同样包括第二n+区03和第二p+区04。n阱区11和p阱区12分别设置在p型衬底上表面的左侧和右侧。第一n+区01与第一p+区02被设计在n阱区11内部表面，位置关系为相切或相离。第二n+区03与第二p+区04被设计在p阱区12内部表面，位置关系为相切或相离。第一n+区01与第一p+区02通过金属相连，构成整个器件的阳极。第二n+区03与第二p+区04通过金属相连，构成整个器件的阴极。第三n+区05设置在p型衬底21上表面且两端分别设置在n阱区和p阱区内部，即第三n+区05左边缘处于n阱区11内部，右边缘处于在p阱区12内部，形成跨越。

本实施例中三层n型隔离环的具体结构为：第一n型深注入层071位于n阱区11左侧，其右边缘与n阱区11左边缘相切。第二n型深注入层072位于n阱区11右侧，其左边缘与n阱区11右边缘相切。在n阱区11内且位于阳极和第三n+区05之间的区域设置了两个第三n型深注入层0721和0722，且第三n型深注入层0722位于第二n型深注入层072左侧的n阱区11内部，第三n型深注入层0721位于第三n型深注入层0722左侧的n阱区11内部，第三n型深注入层0721将其左右两侧的n阱区11和n埋层09隔开，第三n型深注入层0722将其左右两侧的n阱区11和n埋层09隔开。在n阱区11下方存在n埋层09，n埋层09可以设置与n阱区11长度相同并具有一定纵向厚度。n埋层09上边缘与n阱区11下边缘相切，左边缘与第一n型深注入层071右边缘相切，右边缘与第二n型深注入层072相切，n埋层09中间被两个第三n型深注入层0721和0722隔开，以上结构全部制作在p型衬底21之上。

本实施例中，第一n型深注入层071、n埋层09、第三n型深注入层0721构成第一个n型隔离环，第一n型深注入层071、n埋层09、第三n型深注入层0722构成第二个n型隔离环，第一n型深注入层071、n埋层09、第二n型深注入层072构成第三个n型隔离环。

具体实施方案三：

由于器件的最低点维持电压vh强依赖内部nw区域和pw区域的浓度，而对于某些工艺而言，p型隔离环具有更高的浓度与更小的版图规则，因此对于该结构vh的提升还可以通过p型隔离环与pbl层对pnp电场的优化改变而进行提高。

如图3所示，是采用p型隔离环的可控硅结构，本实施例以一层p型隔离环为例进行说明，包括：p型衬底21、n阱区11、p阱区12、阳极、阴极、第三n+区05、第一p型深注入层(p-sink层)081、第二p型深注入层(p-sink层)082、p埋层(pbl层)10，本实施例中阳极同样包括第一n+区01和第一p+区02，阴极同样包括第二n+区03和第二p+区04。n阱区11和p阱区12分别设置在p型衬底上表面的左侧和右侧，第一n+区01与第一p+区02被设计在n阱区11内部表面，位置关系为相切或相离。第二n+区03与第二p+区04被设计在p阱区12内部表面，位置关系为相切或相离。第一n+区01与第一p+区02通过金属相连，构成整个器件的阳极。第二n+区03与第二p+区04通过金属相连，构成整个器件的阴极。第三n+区05设置在p型衬底21上表面且两端分别设置在n阱区和p阱区内部，即第三n+区05左边缘处于n阱区11内部，右边缘处于在p阱区12内部，形成跨越。第一p型深注入层081位于p阱区12左侧，其右边缘与p阱区12左边缘相切。第二p型深注入层082位于p阱区12右侧，其左边缘与p阱区12右边缘相切。在p阱区12下方存在p埋层10，p埋层10可以设置为与p阱区12长度相同并具有一定纵向厚度。p埋层10上边缘与p阱区12下边缘相切，左边缘与第一p型深注入层081相切，右边缘与第二p型深注入层082相切。以上结构全部制作在p型衬底21之上。

具体实施方案四：

对于p型隔离环来说，若需要保护的电源电压较高，单层p隔离环无法满足vh需求，则可以采取多重隔离环的方式。本实施例中在阴极和第三n+区05之间的区域还设置了两个第三p型深注入层0811和0812，构成三层p型隔离环。如图4所示，本实施例中内嵌三层p型隔离环的可控硅包括：p型衬底21、n阱区11、p阱区12、阳极、阴极、第三n+区05、第一p型深注入层(p-sink层)082、第二p型深注入层(p-sink层)081、两个第三p型深注入层0811和0812、p埋层(pbl层)10，本实施例中阳极同样包括第一n+区01和第一p+区02，阴极同样包括第二n+区03和第二p+区04。n阱区11和p阱区12分别设置在p型衬底上表面的左侧和右侧，第一n+区01与第一p+区02被设计在n阱区11内部表面，位置关系为相切或相离。第二n+区03与第二p+区04被设计在p阱区12内部表面，位置关系为相切或相离。第一n+区01与第一p+区02通过金属相连，构成整个器件的阳极。第二n+区03与第二p+区04通过金属相连，构成整个器件的阴极。第三n+区05设置在p型衬底21上表面且两端分别设置在n阱区和p阱区内部，即第三n+区05左边缘处于n阱区11内部，右边缘处于在p阱区12内部，形成跨越。

本实施例中三层p型隔离环的具体结构为：第二p型深注入层081位于p阱区12左侧，其右边缘与p阱区12左边缘相切。第一p型深注入层082位于p阱区12右侧，其左边缘与p阱区12右边缘相切。在p阱区12内且位于阴极和第三n+区05之间的区域设置了两个第三p型深注入层0811和0812，且第三p型深注入层0811位于第二p型深注入层081右侧的p阱区12内部。第三p型深注入层0812位于第三p型深注入层0811右侧的p阱区12内部。第三p型深注入层0811将其左右两侧的p阱区12和p埋层10隔开，第三p型深注入层0812将其左右两侧的p阱区12和p埋层10隔开。在p阱区12下方存在p埋层10，p埋层10可以设置为与p阱区12长度相同并具有一定纵向厚度。p埋层10上边缘与p阱区12下边缘相切，左边缘与第二p型深注入层081相切，右边缘与第一p型深注入层082相切，中间部分两个第三p型深注入层0811和0812隔开。以上结构全部制作在p型衬底21之上。

同样的，本实施例中，第一p型深注入层082、p埋层10、第三p型深注入层0812构成第一层p型隔离环，第一p型深注入层082、p埋层10、第三p型深注入层0811构成第二层p型隔离环，第一p型深注入层082、p埋层10、第二p型深注入层081构成第三层p型隔离环。

具体实施方案五：

结合以上四个实施例，本发明提出的内嵌隔离环的可控硅还可以在同一个器件中同时设置一层或多层n型隔离环和p型隔离环，同时包含n型隔离环和p型隔离环的可控硅器件包括p型衬底21、n阱区11、p阱区12、阳极、阴极、第三n+区05、第一p型深注入层082、第二p型深注入层081、p埋层10、第一n型深注入层071、第二n型深注入层072、n埋层09，若为多层隔离环结构还包括设置在p阱区12内且位于阴极和第三n+区05之间区域的多个第三p型深注入层和设置在n阱区11内且位于阳极和第三n+区05之间区域的多个第三n型深注入层。

综上所述，本发明提出了用于esd保护的具有内嵌隔离环结构的可控硅scr器件，通过高浓度埋层和深注入层构成的隔离环对大注入下电场的影响，实现了高vh的无闩锁esd保护。同时通过调整隔离环的个数可实现vh电压的调整，对于esd引起的闩锁效应起到了很好的抑制作用。本发明一方面实现了器件在集成电路中的工艺兼容，另一方面实现了维持电压的可控性，因此，特别适用于高电压集成电路esd防护工程。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。