半导体器件及其制造方法与流程

相关申请的交叉引用

于2018年5月8日提交的日本专利申请no.2018-89979的公开内容，包含说明书、附图和摘要，通过引用整体并入本文。

本发明涉及半导体器件及其制造方法，更具体地，涉及对于应用于包括鳍型晶体管的半导体器件有效的技术。

背景技术：

闪存存储器或eeprom(电可擦除可编程只读存储器)广泛用作能够电写入和擦除的非易失性存储器。这些存储器件具有由misfet(金属绝缘体半导体场效应晶体管)的栅极电极下方的氧化膜围绕的陷阱绝缘膜或导电浮置栅极电极，并且浮置栅极或陷阱绝缘膜中的电荷累积状态被用作存储信息，其被读出作为晶体管的阈值。陷阱绝缘膜是指能够储存电荷的绝缘膜，并且可以给出氮化硅膜等作为示例。通过将电荷注入电荷储存层和从电荷储存层对电荷放电来改变misfet的阈值，misfet可以被用作非易失性存储器。该闪存存储器也被称为monos(金属-氧化物-氮化物-氧化物-半导体型晶体管)。另外，广泛使用分裂栅存储器单元，其中monos晶体管被用作存储器晶体管并且进一步添加控制晶体管。

另外，已知鳍型晶体管是能够提高操作速度、减小泄漏电流和功耗以及使半导体器件小型化的场效应晶体管。鳍型晶体管(finfet：fin场效应晶体管)例如是以下的半导体器件：其具有从作为沟道区的半导体衬底突出的半导体层，并且具有被形成为跨越突出的半导体层的栅极电极。

日本未审查专利申请公开no.2006/41354公开了一种形成包括finfet结构的monos晶体管的分裂栅存储器单元的技术。

技术实现要素：

在鳍型晶体管中，栅极绝缘膜形成在鳍的上表面和侧表面上，并且施加到栅极绝缘膜的电场强度在鳍的每个部分中是不同的。因此，易于发生栅极绝缘膜的介电击穿的部分和几乎不发生栅极绝缘膜的介电击穿的部分共存。因此，需要改善在覆盖鳍的栅极绝缘膜中容易发生介电击穿的部分。

从本说明书的描述和附图中将阐明其他目的和新颖特征。

下面将简要描述本申请中公开的典型实施例。

根据一个实施例的半导体器件包括：元件隔离部分，形成在半导体衬底的主表面上；突出部分，形成在由元件隔离部分限定的半导体衬底的主表面上，并且与元件隔离部分相比突出的半导体层形成。半导体器件还包括：第一绝缘膜，形成为覆盖突出部分；第一栅极绝缘膜，形成为覆盖第一绝缘膜且包括第一陷阱绝缘膜；以及第一栅极电极，形成为覆盖第一栅极绝缘膜。其中，突出部分在平面图中具有第一侧表面、与第一侧表面相对的第二侧表面以及位于第一侧表面和第二侧表面之间的上表面，并且在突出部分的上表面上的第一陷阱绝缘膜的厚度大于在第一侧表面和第二侧表面上的第一陷阱绝缘膜的厚度。

另外，一个实施例的半导体器件包括：形成在半导体衬底的上表面上的元件隔离部分，以及形成在半导体衬底上并形成在从元件隔离部分突出的突出部分上的非易失性存储器单元。这里，非易失性存储器单元具有电荷储存层，并且突出部分的上表面中的电荷储存层的厚度大于突出部分的侧表面中的电荷储存层的厚度。

根据一个实施例，可以提高半导体器件的可靠性。

附图说明

图1是示出第一实施例的半导体器件的平面图。

图2是示出第一实施例的半导体器件的透视图。

图3是示出第一实施例的半导体器件的截面图。

图4是存储器单元的等效电路图。

图5是示出在“写入”、“擦除”和“读取”期间向所选存储器单元的每个部分施加电压的条件的示例的表。

图6是示出第一实施例的半导体器件的制造工艺的透视图。

图7是示出了图6之后的制造工艺的透视图。

图8是示出了图7之后的制造工艺的透视图。

图9是示出了图8之后的制造工艺的透视图。

图10是示出了图9之后的制造工艺的透视图。

图11是示出了图10之后的制造工艺的透视图。

图12是示出了图11之后的制造工艺的截面图。

图13是示出了图12之后的制造工艺的截面图。

图14是示出了图13之后的制造工艺的截面图。

图15是示出了图14之后的制造工艺的截面图。

图16是示出了图15之后的制造工艺的截面图。

图17是示出了图16之后的制造工艺的截面图。

图18是示出了图17之后的制造工艺的截面图。

图19是示出了图18之后的制造工艺的截面图。

图20是示出了图19之后的制造工艺的截面图。

图21是示出了图20之后的制造工艺的截面图。

图22是由本申请的发明人考虑的电场模拟的图。

图23是示出根据第二实施例的半导体器件的截面图。

图24是示出根据第二实施例的半导体器件的制造工艺的截面图。

图25是示出图24之后的半导体器件的制造工艺的截面图。

图26是示出第三实施例的半导体器件的截面图。

图27是示出第三实施例的半导体器件的制造工艺的截面图。

图28是示出第四实施例的半导体器件的截面图。

图29是示出第四实施例的半导体器件的制造工艺的截面图。

图30是示出第五实施例的半导体器件的截面图。

图31是示出第五实施例的半导体器件的制造工艺的截面图。

具体实施方式

在以下实施例中，为了方便起见，必要时将通过划分为多个部分或实施例来进行描述，但是除了特别指定的情况之外，这些部分和实施例不是彼此独立的，并且其中之一涉及修改示例、细节和补充说明中的一些或全部。在以下实施例中，元件的数目(包括数字数值、数量、范围等)不限于特定数目，而是可以小于或者大于或者等于该特定数目，除非数目被具体指明并且原则上明确限于该特定数目的情况。此外，在以下实施例中，组成元件(包括要素步骤等)不一定是必要的，除非它们被特别指定的情况以及它们原则上被认为显然是必要的情况。类似地，在以下实施例中，当提及形状等和位置关系等时，认为形状等包括基本上接近或类似的形状等，除非特别指定的情况以及原则上认为它们是显而易见的情况。这同样适用于上述数值和范围。

下面，将参考附图详细描述实施例。在用于解释实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。在以下实施例中，除非特别必要，否则原则上不再重复相同或相似部分的描述。

在实施例中使用的附图中，可以省略阴影线以便使附图更容易理解。

第一实施例

将参考附图描述本实施例中的包括鳍型晶体管的存储器单元(非易失性存储器单元)mc的半导体器件。图1是存储器单元mc的平面图。图2是存储器单元mc的透视图。图3示出了对应于图1的线a-a和线b-b的截面图。

注意，尽管本实施例的半导体器件除了上述存储器单元mc之外还包括逻辑电路、模拟电路、sram电路、输入/输出电路等，但是本实施例的半导体器件的特征主要在于存储器单元mc，因此省略了对其他电路的详细描述。

半导体器件的结构

下面将参照图1至图3描述本实施例的存储器单元mc的结构。

在平面图中，沿x方向延伸的多个鳍fa在y方向上以相等的间隔布置在半导体衬底sb上。x方向和y方向是沿着半导体衬底sb的主表面的方向，并且x方向与y方向正交。鳍fa在x方向上的长度长于鳍fa在y方向上的长度。即，x方向是鳍fa的长边方向，y方向是鳍fa的短边方向。鳍fa是半导体衬底sb的一部分，并且是从半导体衬底sb的上表面选择性地突出的长方体的突出部分。

元件隔离部分sti形成在多个鳍fa之间的半导体衬底sb的主表面上。元件隔离部分sti的上表面的位置低于鳍fa的上表面的位置。换句话说，鳍fa的一部分是从元件隔离部分sti突出的半导体层，并且鳍fa的另一部分被定位成在y方向上被元件隔离部分sti夹住。如上所述，每个鳍fa的上部部分通过元件隔离部分sti绝缘和隔离。在本实施例中，被定位成比元件隔离部分sti的上表面高的鳍fa可以被称为鳍fa的上部部分，并且被定位成比元件隔离部分sti的上表面低的鳍fa可以被称为鳍fa的下部部分。

鳍fa的上部部分主要是用于形成存储器单元mc的有源区域。也就是说，在半导体衬底sb中，由元件隔离部分sti限定的区域是有源区域。

鳍fa不一定必须是长方体，并且当在y方向上的截面中观察时，矩形的角部可以是圆化的。鳍fa的侧表面可以垂直于半导体衬底sb的主表面，或者可以具有接近垂直于半导体衬底sb的主表面的倾斜角。鳍fa的上表面是在平面图中位于鳍fa的两个侧表面之间的区域。

另外，鳍fa的上表面具有作为鳍fa的最高位置的顶部部分，并且鳍fa的侧表面具有被定位在鳍fa的顶部部分和元件隔离部分sti的上表面中间的侧部部分。在本实施例中，在假设鳍fa的顶部部分是鳍fa的上表面的一部分并且鳍fa的侧部部分是鳍fa的侧表面的一部分的情况下进行描述。

在多个鳍fa上方布置有沿y方向延伸的多个存储器栅极电极mg和多个控制栅极电极cg。形成多个存储器栅极电极mg和多个控制栅极电极cg，以分别经由栅极绝缘膜gf1和栅极绝缘膜gf2覆盖鳍fa的上表面和侧表面。

在控制栅极电极cg侧的鳍fa中形成作为漏极区域的一部分的n型扩散区域md，并且在存储器栅极电极mg侧的鳍fa中形成作为源极区域的一部分的n型扩散区域ms。扩散区域md和扩散区域ms被形成为在x方向上夹住沟道区域，该沟道区域是被覆盖有控制栅极电极cg和存储器栅极电极mg的鳍fa的一部分。即，在x方向上，一个控制栅极电极cg和一个存储器栅极电极mg位于扩散区域ms和扩散区域md之间。

扩散区域md形成在沿x方向彼此相邻的两个控制栅极电极cg之间，并且扩散区域ms形成在沿x方向彼此相邻的两个存储器栅极电极mg之间。如上所述，在x方向上相邻的两个存储器单元mc共享扩散区域md或扩散区域ms。共享扩散区域md的两个存储器单元mc在x方向上以扩散区域md为轴具有线对称性，并且共享扩散区域ms的两个存储器单元mc在x方向上以扩散区域ms为轴具有线对称性。

在控制栅极电极cg侧的鳍fa中，形成杂质浓度低于扩散区域md的n型延伸区域exd作为漏极区域的一部分。在存储器栅极电极mg侧的鳍fa中，形成杂质浓度低于扩散区域ms的n型延伸区域exs作为源极区域的一部分。延伸区域exd连接到扩散区域md并且延伸到控制栅极电极cg侧上的侧壁间隔物sw下方。延伸区域exs连接到扩散区域ms并且延伸到存储器栅极电极mg侧上的侧壁间隔物sw下方。

本实施例的存储器单元mc是具有存储器栅极电极mg、栅极绝缘膜gf1、控制栅极电极cg、栅极绝缘膜gf2、扩散区域md、延伸区域exd、扩散区域ms和延伸区域exs的misfet，并且是非易失性存储器单元。

在每个存储器单元mc上形成层间绝缘膜il1和刻蚀停止膜es，但是未在图1和图2中示出。层间绝缘膜il1和刻蚀停止膜es被设置有插塞，用于将每个存储器单元mc的扩散区域md和扩散区域ms分别电连接到用作位线的布线和用作源极线的布线。

在下文中，将参考图3详细描述本实施例的半导体器件的截面结构。如上所述，图3是对应于图1的线a-a和线b-b的截面图，其中a-a截面示出x方向上的两个存储器单元mc，而b-b截面示出y方向上的存储器栅极电极mg下方的两个鳍fa。

在包括鳍fa的半导体衬底sb中形成阱区域pw，阱区域pw是具有p型导电性的半导体区域。

如a-a截面所示，在从元件隔离部分sti突出的鳍fa的上部部分中的鳍fa的上表面上，经由栅极绝缘膜gf1形成存储器栅极电极mg，并且经由栅极绝缘膜gf2形成控制栅极电极cg。在x方向上，栅极绝缘膜gf1插入在存储器栅极电极mg和控制栅极电极cg之间，并且控制栅极电极cg和存储器栅极电极mg通过栅极绝缘膜gf1电隔离。

如b-b截面所示，栅极绝缘膜gf1形成在鳍fa的上表面上以覆盖鳍fa的上表面和侧表面，并且还形成在两个相邻鳍fa之间的元件隔离部分sti的上表面上。尽管未示出，但是栅极绝缘膜gf2形成在鳍fa上以覆盖鳍fa的上表面和侧表面。

在本实施例中，栅极绝缘膜gf1由多层膜形成，该多层膜包括绝缘膜x1、形成在绝缘膜x1上的电荷储存层csl以及形成在电荷储存层csl上的绝缘膜x2。

绝缘膜x1是形成在鳍fa的上表面和侧表面上的氧化硅膜，并且具有约3nm至5nm的厚度。

电荷储存层csl形成在鳍fa的上表面和侧表面之上且绝缘膜x1介于电荷储存层csl与鳍fa的上表面和侧表面之间，并且还形成在两个相邻鳍fa之间的元件隔离部分sti的上表面之上。电荷储存层csl例如是包含铪(hf)和硅(si)的金属氧化物膜。在本实施例中，代表性地将硅酸铪膜(hfsio膜)示例为这种金属氧化物膜。电荷储存层csl是被设置用于储存存储器单元mc的数据的膜，并且是具有能够储存电荷的陷阱能级的陷阱绝缘膜。

本实施例的主要特征在于，形成在鳍fa的上表面之上的电荷储存层csl的厚度比形成在鳍fa的侧表面之上的电荷储存层csl的厚度厚。例如，在鳍fa的上表面之上形成的电荷储存层csl的厚度为约10nm至28nm，并且在鳍fa的侧表面之上形成的电荷储存层csl的厚度为约5nm至7nm。结果，施加到绝缘膜x1的电场可以在鳍fa的上表面之上被弛豫，并且可以提高存储器单元mc的可靠性。稍后将描述该特征的效果的细节。

绝缘膜x2形成在鳍fa的上表面和侧表面上，且绝缘膜x1和电荷储存层csl介于绝缘膜x2和鳍fa的上表面和侧表面之间，并且绝缘膜x2例如是氧化硅膜或含铝(al)的金属氧化物膜，厚度约为8nm至10nm。在本实施例中，代表性地示例氧化铝膜(alo膜)作为绝缘膜x2的金属氧化物膜。绝缘膜x2是被设置用于提高电荷储存层csl和存储器栅极电极mg之间的介电击穿电压的膜。绝缘膜x2可以是氧化硅膜，但是当希望增加等效氧化硅厚度并减小物理厚度时，可以使用介电常数高于氧化硅膜的金属氧化物膜。

存储器栅极电极mg形成在绝缘膜x2上，并且是由例如具有n型导电性的多晶硅膜制成的导电膜。在存储器栅极电极mg上形成硅化物层si2。硅化物层si2由例如硅化镍(nisi)、镍铂硅化物(niptsi)或硅化钴(cosi2)制成。

如上所述，绝缘膜x1、电荷储存层csl和绝缘膜x2以此顺序形成在鳍fa的上表面和存储器栅极电极mg之间。

栅极绝缘膜gf2例如是形成在鳍fa的上表面和侧表面上的氧化硅膜，并且具有约2nm至4nm的厚度。栅极绝缘膜gf2可以由诸如氧化铪膜的金属氧化物膜代替氧化硅膜来形成。

控制栅极电极cg形成在栅极绝缘膜gf2上，并且是由例如具有n型导电性的多晶硅膜制成的导电膜。在控制栅极电极cg上形成与存储器栅极电极mg上类似的硅化物层si2。

存储器单元mc的源极区域侧的存储器栅极电极mg的侧表面被侧壁间隔物sw覆盖。存储器单元mc的漏极区域侧的控制栅极电极cg的侧表面被侧壁间隔物sw覆盖。侧壁间隔物sw由例如氮化硅膜制成的单层绝缘膜或者氮化硅膜和氧化硅膜的堆叠结构形成。

在从侧壁间隔物sw露出的鳍fa的区域中提供沟槽，并且沟槽的底部部分被定位成略高于元件隔离部分sti的表面。在沟槽中形成外延层ep。如a-a截面所示，外延层ep被形成为填充沟槽，并且被形成到比其上形成存储器栅极电极mg和控制栅极电极cg的鳍fa的上表面高的位置。

将n型杂质引入整个外延层ep中。因此，外延层ep是作为存储器单元mc的漏极区域的一部分的扩散区域md或作为存储器单元mc的源极区域的一部分的扩散区域ms。通过设置这样的外延层ep，可以增加扩散区域md和扩散区域ms与形成在层间绝缘膜il中的插塞之间的接触面积。

在鳍fa中，形成作为n型杂质区域的延伸区域exd和延伸区域exs，以围绕作为扩散区域md和扩散区域ms的外延层ep。延伸区域exs连接到扩散区域ms，并且用作存储器单元mc的源极区域的一部分。延伸区域exd连接到扩散区域md并且用作存储器单元mc的漏极区域的一部分。

在外延层ep上形成硅化物层si1，以降低与插塞的接触电阻。硅化物层si1由例如硅化镍(nisi)、镍铂硅化物(niptsi)或硅化钴(cosi2)制成。

在外延层ep的上表面和侧表面上形成由诸如氮化硅膜的绝缘膜制成的刻蚀停止膜es。刻蚀停止膜es的一部分也形成在侧壁间隔物sw的侧表面上。

在刻蚀停止膜es上形成由例如氧化硅膜制成的层间绝缘膜il1。通过cmp(化学机械抛光)方法抛光层间绝缘膜il1。因此，层间绝缘膜il1不覆盖整个存储器单元mc，并且存储器栅极电极mg上的硅化物层si2的上表面、控制栅极电极cg上的硅化物层si2的上表面、栅极绝缘膜gf1的上部部分、侧壁间隔物sw的上部部分和刻蚀停止膜es的上部部分从层间绝缘膜il1露出。

尽管未示出，但是在层间绝缘膜il1之上形成用作位线的布线和用作源极线的布线，并且在层间绝缘膜il1和刻蚀停止膜es中设置用于电连接到这些布线的插塞。

非易失性存储器的操作

接下来，将参考图4和图5描述非易失性存储器的操作示例。

图4是非易失性存储器的存储器单元mc的等效电路图。图5是示出在“写入”、“擦除”和“读取”时向所选存储器单元mc的每个部分施加电压的条件的示例的表。在图5的表中，在“写入”、“擦除”和“读取”中的每一个中描述施加到作为漏极区域的扩散区域md的电压vd、施加到控制栅极电极cg的电压vcg、施加到存储器栅极电极mg的电压vmg、施加到作为源极区域的扩散区域ms的电压vs和施加到阱区域pw的电压vb。

注意，图5的表中所示的内容是电压施加条件的合适示例，并且不限于此，并且可以根据需要进行各种改变。在本实施例中，将电子注入电荷储存层csl被定义为“写入”，而将空穴注入电荷储存层csl被定义为“擦除”。

通过使用源极侧注入的热电子注入的写入方法来执行写入操作，这被称为源极侧注入方法。例如，通过施加图5中“写入”列中所示的电压至执行写入的所选存储器单元mc的每个部分来执行写入，并将电子注入所选存储器单元mc的电荷储存层csl。

此时，在由存储器栅极电极mg和控制栅极电极cg覆盖的鳍fa的沟道区域中产生热电子，并且热电子被注入到存储器栅极电极mg下方的电荷储存层csl中。注入的热电子被电荷储存层csl中的陷阱能级捕获，并且作为结果，具有存储器栅极电极mg的存储器晶体管的阈值电压上升。也就是说，存储器晶体管处于写入状态。

使用通过btbt的热空穴注入的擦除方法执行擦除操作，btbt被称为带间隧穿方法。也就是说，通过将由btbt产生的空穴注入电荷储存层csl来擦除电荷储存层csl。例如，如图5中的“擦除”列中所示的电压被施加到要擦除的所选存储器单元mc的各个部分，通过btbt现象产生空穴，并且通过电场加速将空穴注入到所选存储器单元mc的电荷储存层csl中。作为结果，存储器晶体管的阈值电压降低。也就是说，存储器晶体管处于擦除状态。

在读取操作中，例如，如图5中的“读取”列中所示的电压被施加到要读取的所选存储器单元mc的每个部分。通过将读取时施加到存储器栅极电极mg的电压vmg设定为处于写入状态的存储器晶体管的阈值电压和处于擦除状态的存储器晶体管的阈值电压之间的值，可以在写入状态和擦除状态之间进行区分。

半导体器件的制造工艺

在下文中，将参考图6至图21描述根据本实施例的制造半导体器件的方法。

首先，将参考图6至图11描述鳍fa的制造工艺。图6至图11是制造工艺期间的透视图，并且图12至图21是制造工艺期间的截面图。

如图6所示，制备半导体衬底sb，并且在半导体衬底sb的主表面上依次形成绝缘膜if1、绝缘膜if2和导电膜cf。半导体衬底sb由例如电阻率为约1ωcm至10ωcm的p型单晶硅制成。绝缘膜if1由例如氧化硅制成，并且可以通过例如热氧化方法或cvd(化学气相沉积)方法形成。绝缘膜if1的厚度约为2nm至10nm。绝缘膜if2由例如氮化硅制成且例如通过cvd方法形成。绝缘膜if2的厚度约为20nm至100nm。导电膜cf由例如硅制成，并且通过例如cvd方法形成。导电膜cf的厚度为约20nm至200nm。接下来，通过光刻和刻蚀处理导电膜cf。作为结果，在y方向上并排地在绝缘膜if2上形成沿x方向延伸的多个导电膜cf图案。

接下来，如图7所示，形成硬掩模hm1以覆盖多个导电膜cf中的每一个的侧表面。这里，例如，通过cvd方法在绝缘膜if2上形成厚度为10nm至40nm的氧化硅膜，并且然后对氧化硅膜进行各向异性刻蚀。结果，形成留在导电膜cf的侧表面上的硬掩模hm1，以露出绝缘膜if2和导电膜cf的上表面。硬掩模hm1没有完全掩埋在相邻的导电膜cf之间，而是形成为环形以围绕每个导电膜cf。

接下来，如图8所示，通过湿法刻蚀去除导电膜cf。结果，环形硬掩模hm1留在绝缘膜if2上。接下来，形成抗蚀剂图案rp1以覆盖硬掩模hm1的一部分。抗蚀剂图案rp1具有覆盖在x方向上延伸的硬掩模hm1的部分并且露出在y方向上延伸的部分的图案。也就是说，硬掩模hm1在x方向上的两端从抗蚀剂图案rp1露出。

接下来，如图9所示，通过使用抗蚀剂图案rp1作为掩模进行刻蚀，去除硬掩模hm1的一部分。作为结果，仅保留沿x方向延伸的硬掩模hm1的一部分。即，在绝缘膜if2上，在y方向上并排布置作为在x方向上延伸的图案的多个硬掩模hm1。之后，通过灰化工艺等去除抗蚀剂图案rp1。

接下来，如图10所示，使用硬掩模hm1作为掩模对绝缘膜if2、绝缘膜if1和半导体衬底sb进行各向异性刻蚀。作为结果，在硬掩模hm1的正下方形成从半导体衬底sb突出并且是作为半导体衬底sb的一部分的图案的鳍fa。鳍fa的高度为约100nm至250nm，并且鳍fa在y方向上的宽度为约10nm至50nm。

接下来，如图11所示，在半导体衬底sb上沉积由氧化硅膜等制成的绝缘膜，以填充鳍fa、绝缘膜if1、绝缘膜if2和硬掩模hm1之间的空间。随后，通过cmp方法将绝缘膜抛光，以露出硬掩模hm1的上表面。作为结果，形成由绝缘膜形成的元件隔离部分sti。

将参考图12至图21描述图11之后的制造工艺。图12至图21示出了对应于图1中的线a-a的截面图以及对应于图1中的线b-b的截面图。

如图12所示，首先，去除硬掩模hm1、绝缘膜if1和绝缘膜if2。接下来，在元件隔离部分sti的上表面上执行刻蚀工艺，由此元件隔离部分sti的上表面在高度方向上回缩。作为结果，鳍fa的上表面和侧表面的一部分被露出。

接下来，通过光刻方法、离子注入方法等将杂质引入包括鳍fa的半导体衬底sb中，在鳍fa和半导体衬底sb中形成p型阱区域pw。用于形成p型阱区域pw的杂质是例如硼(b)或二氟化硼(bf2)。阱区域pw被形成为在整个鳍fa和半导体衬底sb的一部分上延伸。

图13示出了形成栅极绝缘膜gf2、导电膜fg、绝缘膜if3和绝缘膜if4的步骤。

首先，通过例如热氧化在鳍fa的上表面和侧表面上形成由例如氧化硅制成的栅极绝缘膜gf2。栅极绝缘膜gf2的厚度约为2nm至4nm。代替氧化硅膜，可以通过例如ald(原子层沉积)方法形成诸如氧化铪膜的金属氧化物膜作为栅极绝缘膜gf2。

接下来，通过例如cvd方法沉积由例如多晶硅膜制成的导电膜fg，以覆盖鳍fa的上表面和侧表面，且栅极绝缘膜gf2介于导电膜fg与鳍fa的上表面和侧表面之间。接着，通过cmp方法对导电膜fg的上表面进行平坦化。在完成该抛光步骤时，b-b截面中的鳍fa的上表面和侧表面经由栅极绝缘膜gf2被导电膜fg覆盖。

接下来，通过例如cvd方法在导电膜fg上依次形成由例如氧化硅制成的绝缘膜if3和由例如氮化硅制成的绝缘膜if4。

图14示出了形成控制栅极电极cg的步骤。

首先，通过光刻和干法刻蚀选择性地图案化绝缘膜if4。接下来，使用图案化的绝缘膜if4作为掩模进行干法刻蚀，以图案化绝缘膜if3和导电膜fg。因此，处理导电膜fg以形成控制栅极电极cg。接下来，通过去除从控制栅极电极cg露出的栅极绝缘膜gf2，将栅极绝缘膜gf2留在控制栅极电极cg下方。如图1和图2所示，控制栅极电极cg被图案化以在与鳍fa的延伸方向(x方向)正交的方向(y方向)上延伸。

图15示出了形成包括绝缘膜x1、电荷储存层csl和绝缘膜x2的栅极绝缘膜gf1的步骤。

首先，形成作为栅极绝缘膜gf1的一部分的绝缘膜x1。绝缘膜x1使用例如issg(原位蒸汽生成)方法形成，该方法是一种热氧化方法，并且绝缘膜x1由例如氧化硅制成并且具有约3nm至5nm的厚度。

绝缘膜x1在a-a截面中形成在控制栅极电极cg的侧表面和鳍fa的上表面上，并且在b-b截面中形成在鳍fa的上表面和侧表面上。当使用issg方法形成绝缘膜x1时，形成在控制栅极电极cg上的绝缘膜if4的表面也被氧化。在本实施例中，issg方法被用作绝缘膜x1的形成方法。然而，作为另一种形成方法，绝缘膜x1可以通过cvd方法形成。

接下来，形成作为栅极绝缘膜gf1的一部分的电荷储存层csl。电荷储存层csl是具有能够储存电荷的陷阱能级的陷阱绝缘膜，并且通过使用例如溅射方法形成，并且是例如含铪(hf)和硅(si)的金属氧化物膜。在本实施例中，代表性地示例硅酸铪膜(hfsio膜)作为电荷储存层csl的金属氧化物膜。在该溅射步骤中，可以通过使用hfsio靶、hf靶和sio靶、或hfo2靶和si靶来形成hfsio膜。作为溅射工艺的另一种方法，可以通过使用hf靶和si靶并包含气态气氛的氧来形成hfsio膜。

电荷储存层csl在a-a截面中经由绝缘膜x1形成在绝缘膜if4的上表面、控制栅极电极cg的侧表面和鳍fa的上表面上，并在b-b截面中经由绝缘膜x1形成在鳍fa的上表面和侧表面上。在b-b截面中电荷储存层csl也形成在彼此相邻的鳍fa之间的元件隔离部分sti的上表面上。

如b-b截面所示，由于使用溅射方法形成本实施例的电荷储存层csl，因此在鳍fa的上表面之上形成的电荷储存层csl的厚度大于在鳍fa的侧表面之上形成的电荷储存层csl的厚度。例如，在鳍fa的上表面之上形成的电荷储存层csl的厚度为约10nm至28nm，并且在鳍fa的侧表面之上形成的电荷储存层csl的厚度为约5nm至7nm。

接下来，在电荷储存层csl上形成作为栅极绝缘膜gf1的一部分的绝缘膜x2。绝缘膜x2例如通过cvd方法或ald(原子层沉积)方法形成，并且是由包含铝(al)的金属氧化物膜(例如氧化铝膜(alo膜))制成的绝缘膜，并且具有约8nm至10nm的厚度。

图16示出了形成导电膜sg的步骤。

首先，通过例如cvd方法在绝缘膜x2上沉积由例如多晶硅制成的导电膜sg。接下来，通过cmp方法抛光导电膜sg，以用导电膜sg填充相邻的控制栅极电极cg之间的空间。接下来，执行干法刻蚀以使导电膜sg的表面回缩。此时，刻蚀导电膜sg使得栅极绝缘膜gf2的一部分在a-a截面中被露出并且低于绝缘膜if4的上表面，并且刻蚀导电膜sg使得栅极绝缘膜gf2在b-b截面中未被露出。

图17示出了形成绝缘膜if5和存储器栅极电极mg的步骤。

首先，通过例如cvd方法在凹进的导电膜sg和栅极绝缘膜gf1上形成由例如氮化硅制成的绝缘膜if5。接下来，执行各向异性刻蚀以将绝缘膜if5处理成侧壁形状。接下来，使用经处理的绝缘膜if5作为掩模进行干法刻蚀，以去除未被绝缘膜if5覆盖的导电膜sg，从而形成存储器栅极电极mg。

图18示出去除绝缘膜if5的一部分和存储器栅极电极mg的一部分的步骤。

首先，形成抗蚀剂图案rp2以覆盖形成在控制栅极电极cg的一个侧表面上的存储器栅极电极mg。接下来，使用抗蚀剂图案rp2作为掩模进行干法刻蚀处理和湿法刻蚀处理，以去除未被抗蚀剂图案rp2覆盖的绝缘膜if5和存储器栅极电极mg。由此，去除存储器单元mc的漏极区域侧的绝缘膜if5和存储器栅极电极mg，并且保留存储器单元mc的源极区域侧的绝缘膜if5和存储器栅极电极mg。之后，通过灰化处理等去除抗蚀剂图案rp2。

图19示出了形成延伸区域exd、延伸区域exs和侧壁间隔物sw的步骤。

首先，进行干法刻蚀处理和湿法刻蚀处理，以依次去除其他区域中的绝缘膜x2、电荷储存层csl和绝缘膜x1，从而留下形成在控制栅极电极cg和存储器栅极电极mg之间以及存储器栅极电极mg和鳍fa之间的绝缘膜x2、电荷储存层csl和绝缘膜x1。

接下来，例如通过光刻和离子注入将砷(as)或磷(p)引入到鳍fa中以在鳍fa中形成n型延伸区域(杂质区域)exd和n型延伸区域(杂质区域)exs。延伸区域exd和延伸区域exs被形成为与控制栅极电极cg和存储器栅极电极mg自对准。

接下来，通过例如cvd方法形成由例如氮化硅制成的绝缘膜，以覆盖存储器单元mc。接下来，对绝缘膜执行各向异性干法刻蚀处理，以在控制栅极电极cg和存储器栅极电极mg的侧表面上形成侧壁间隔物sw。

图20示出了形成外延层ep、扩散区域md、扩散区域ms和硅化物层si1的步骤。

首先，使用侧壁间隔物sw作为掩模进行干法刻蚀处理，由此回缩鳍fa的上表面以在鳍fa中形成沟槽。作为结果，回缩的鳍fa的上表面被定位成高于元件隔离部分sti的上表面并且低于控制栅极电极cg和存储器栅极电极mg的正下方的鳍fa的上表面。

接下来，通过外延生长方法形成由例如硅制成的外延层ep，以填充沟槽。此时，生长外延层ep直到外延层ep的上表面高于控制栅极电极cg和存储器栅极电极mg中的每一个正下方的鳍fa的上表面。

接下来，通过光刻和离子注入将n型杂质引入每个外延层ep中，然后进行用于激活杂质的热处理。作为结果，外延层ep变为n型杂质区域。在本实施例中，用作漏极区域的外延层ep被示出为n型扩散区域md，并且用作源极区域的外延层ep被示出为n型扩散区域ms。扩散区域md和扩散区域ms的杂质浓度分别大于延伸区域exd和延伸区域exs的杂质浓度。

备选地，通过将包含呈现n型导电性的杂质的气体与在上述外延生长方法中使用的沉积气体混合，可以使外延层ep生长为包含n型杂质的硅层。在这种情况下，不需要上述离子注入。

接下来，通过salicide(自对准硅化物)技术在扩散区域md和ms上形成低电阻硅化物层si1。

具体地，硅化物层si1可以如下形成。首先，例如，形成氧化硅膜作为绝缘膜，以防止通过cvd方法在半导体衬底sb的整个主表面之上形成硅化物层si1。接下来，选择性地图案化绝缘膜以仅打开要形成硅化物层的区域。接下来，形成用于形成硅化物层si1的金属膜，以覆盖半导体衬底sb的整个主表面。金属膜由例如钴、镍或镍铂合金制成。接下来，在约300℃至400℃对半导体衬底sb进行第一热处理，然后在约600℃至700℃进行第二热处理，使得包含在扩散区域md和ms中的材料与金属膜反应。作为结果，在扩散区域md和ms上形成由硅化钴(cosi2)、硅化镍(nisi)或镍铂硅化物(niptsi)制成的硅化物层si1。之后，去除未反应的金属膜，随后，通过湿法刻蚀处理去除用于防止形成硅化物层si1的绝缘膜。

图21示出了形成刻蚀停止膜es和层间绝缘膜il1的步骤。

首先，通过例如cvd方法形成由例如氮化硅制成的刻蚀停止膜es，以覆盖存储器单元mc。接下来，通过例如cvd方法在刻蚀停止膜es上形成由例如氧化硅制成的层间绝缘膜il1。

此后，通过以下制造工艺制造图3所示的半导体器件。

首先，通过cmp方法抛光层间绝缘膜il1，直到露出刻蚀停止膜es。此后，通过进一步继续抛光工艺，还抛光刻蚀停止膜es、控制栅极电极cg之上的绝缘膜if4和绝缘膜if3以及存储器栅极电极mg之上的绝缘膜if5。存储器栅极电极mg和控制栅极电极cg的一部分也被露出于抛光处理，并且控制栅极电极cg和存储器栅极电极mg的上表面被露出。

接下来，通过与上面参照图20描述的形成硅化物层si1的步骤相同的方法，在控制栅极电极cg和存储器栅极电极mg中的每一个上形成硅化物层si2。硅化物层si2由例如硅化钴(cosi2)、硅化镍(nisi)或镍铂硅化物(niptsi)制成。

如上所述，制造了图3所示的半导体器件。

关于本实施例中的半导体器件的主要特征

图22是本申请的发明人研究的电场模拟的说明图，并且示出了在沿着图1中的线b-b的截面中的一个鳍fa的截面图。虽然图22是截面图，但是省略了阴影线以使描述更容易理解。

图22示出施加于形成在鳍fa上表面之上的栅极绝缘膜gf1的绝缘膜x1的最下部分的电场ex1、鳍fa的上表面的曲率半径rfa以及栅极绝缘膜gf1的厚度rgf1。电场ex1可以使用曲率半径rfa和厚度rgf1通过以下等式(1)表示。电压vmg是施加到存储器栅极电极mg的电压值，并且电容c是存储器栅极电极mg和鳍fa之间的电容值。

等式(1)ex1＝cvmg/εttrfa＝vmg/rfa·log{(rfa+rgf1)/rfa}

这里，例如，当厚度rgf1为18nm且曲率半径rfa为10nm时，施加到鳍fa的上表面的电场ex1约为施加到鳍fa的侧表面的电场ex1的1.6倍。也就是说，形成在鳍fa的上表面上的绝缘膜x1的介电击穿电压需要是形成在鳍fa的侧表面上的绝缘膜x1的介电击穿电压的约1.6倍。因此，为了使这些电场均衡，需要将形成在鳍fa的上表面上的栅极绝缘膜gf1的厚度设定为形成在鳍fa的侧表面上的栅极绝缘膜gf1的厚度的约1.6倍。

例如，当鳍fa的侧表面上的绝缘膜x1的厚度、电荷储存层csl的厚度和绝缘膜x2的厚度分别为4nm、6nm和8nm时，在鳍fa的上表面上，绝缘膜x1的厚度、电荷储存层csl的厚度和绝缘膜x2的厚度分别优选为4nm、17nm和8nm。也就是说，鳍fa的上表面上的电荷储存层csl的厚度优选为鳍fa的侧表面上的电荷储存层csl的厚度的约三倍。通过溅射方法形成电荷储存层csl可以实现这样的值。

根据本申请的发明人的研究，优选地，形成在鳍fa的上表面上的栅极绝缘膜gf2的厚度处于形成在鳍fa的侧表面上的栅极绝缘膜gf2的厚度的1.3倍至2.0倍的范围内，并且优选地，在鳍fa的上表面上的电荷储存层csl的厚度处于在鳍fa的侧表面上的电荷储存层csl的厚度的2倍至4倍的范围内。

存储器单元mc的写入操作中的电子和擦除操作中的空穴通过绝缘膜x1注入到电荷储存层csl中。因此，每次进行重写时，绝缘膜x1中都会累积损伤，因此绝缘膜x1是与其它绝缘膜相比容易由于介电击穿电压的严重劣化而引起介电击穿的膜。

为了增加形成在鳍fa的上表面上的绝缘膜x1的介电击穿电压，也可以想到增加绝缘膜x1本身的厚度，但是在这种情况下，对于写入操作中的电子和擦除操作中的空穴，存在能量不足以穿过绝缘膜x1的可能性。也就是说，可能降低了电子和空穴注入电荷储存层csl的效率。为了提高注入效率，可以想到在写入操作和擦除操作期间增加存储器栅极电极mg的电压，但是在这种情况下，需要提供额外的升压电路等，这阻止了半导体器件的小型化。因此，在本实施例中，通过调节电荷储存层csl的厚度而不是绝缘膜x1的厚度来使电场弛豫。

如上所述，在本实施例中，在鳍fa的上表面之上的电荷储存层csl的厚度比在鳍fa的侧表面之上的厚度更厚。因此，可以在鳍fa的上表面上减轻施加到绝缘膜x1的电场的浓度。因此，由于可以提高绝缘膜x1的介电击穿电压，所以可以提高存储器单元mc的可靠性。

另外，通过增加鳍fa的上表面之上的电荷储存层csl的厚度，在存储器单元mc的写入操作期间陷阱电荷量增加，使得可以提高存储器单元mc的重写耐久性和可靠性。

另外，如参考图15所述，为了如上所述分离地形成电荷储存层csl的厚度，在本实施例中使用溅射方法。例如，尽管cvd方法或ald方法在增强厚度均匀性方面是有效的，但是难以如在本实施例那样在所需位置处的电荷储存层csl的厚度中产生约2倍至4倍的差异。此外，难以通过一次膜形成工艺在所需位置处的电荷储存层csl的厚度中产生约2倍至4倍的差异。在本实施例中，通过溅射方法形成电荷储存层csl，可以通过单个膜形成步骤形成电荷储存层csl，并且可以使电荷储存层csl的厚度在鳍fa的侧表面和上表面之上彼此不同。因此，在本实施例中，可以简化制造工艺。

第二实施例

在下文中，将参考图23至图25描述第二实施例的半导体器件。与第一实施例类似，图23至图25示出了图1的a-a截面和b-b截面。在以下描述中，将主要描述与第一实施例的不同之处。

在第一实施例中，电荷储存层csl形成在鳍fa的上表面和侧表面之上以及元件隔离部分sti的上表面之上。

在第二实施例中，如图23的b-b截面所示，电荷储存层csl形成在鳍fa的上表面之上以及元件隔离部分sti的上表面之上，但是没有形成在鳍fa的侧表面之上。此外，如图23的a-a截面所示，电荷储存层csl没有形成在控制栅极电极cg的侧表面之上。

根据第二实施例的电荷储存层csl是诸如硅酸铪(hfsio)膜的金属氧化物膜，并且是具有能够储存电荷的陷阱能级的陷阱绝缘膜，类似于根据第一实施例的电荷储存层csl。这里，当存储器单元mc的重写次数增加时，储存在电荷储存层csl中的电荷可以容易地在电荷储存层csl中移动。

例如，在第一实施例中，如图3的b-b截面等所示，电荷储存层csl被形成为在彼此相邻的鳍fa之上延伸。因此，当鳍fa之间的间隔小时，所储存的电荷可以在电荷储存层csl中移动，以改变相邻存储器单元mc的阈值。

另一方面，在第二实施例中，由于电荷储存层csl没有形成在鳍fa的侧表面之上，并且形成在彼此相邻的鳍fa的上表面之上的电荷储存层csl彼此分离，即使储存的电荷在电荷储存层csl中移动，也可以抑制改变相邻存储器单元mc的阈值的可能性。因此，在第二实施例中，与第一实施例相比，可以进一步提高半导体器件的可靠性。

形成在彼此相邻的鳍fa之上的电荷储存层csl可以彼此分离，并且电荷储存层csl的至少一部分可以在鳍fa的侧表面之上彼此分离。换句话说，电荷储存层csl的一部分可以存在于鳍fa的侧表面之上，并且形成在鳍fa的上表面之上的电荷储存层csl和形成在元件隔离部分sti之上的电荷储存层csl可以彼此分离。

下面将描述用于形成第二实施例的半导体器件的制造方法的示例。

首先，以与直至第一实施例的图14的制造工艺相同的方式执行第二实施例的制造工艺。接下来，如图24所示，依次形成绝缘膜x1和电荷储存层csl。用于形成第二实施例中的绝缘膜x1和电荷储存层csl的方法、材料等与第一实施例中的相同。在图24的步骤中，在鳍fa的上表面之上形成的电荷储存层csl的厚度大于在鳍fa的侧表面之上形成的电荷储存层csl的厚度。

接下来，执行各向同性刻蚀以使整个电荷储存层csl变薄。作为结果，如图25的b-b截面所示，形成在鳍fa的侧表面之上的电荷储存层csl被去除，并且形成在鳍fa的上表面之上的电荷储存层csl的厚度被减小，但被保留而没有被完全去除。另外，如图25的a-a截面所示，在控制栅极电极cg的侧表面之上形成的电荷储存层csl也被去除。这里，如上所述，电荷储存层csl的至少一部分可以在鳍fa的侧表面之上被分离，并且电荷储存层csl可以被留在鳍fa的侧表面的一部分之上。

如上所述，可以形成第二实施例的电荷储存层csl。接下来，以与第一实施例中相同的方式形成绝缘膜x2。随后的制造工艺与第一实施例的图16的制造工艺及其后续步骤相同。

第三实施例

在下文中，将参考图26和图27描述第三实施例的半导体器件。图26和图27以与第一实施例中相同的方式示出了图1的a-a截面和b-b截面。在以下描述中，将主要描述与第一实施例的不同之处。

在第一实施例中，使用诸如硅酸铪膜(hfsio膜)的单层金属氧化物膜作为电荷储存层csl，电荷储存层csl是陷阱绝缘膜。

在第三实施例中，如图26所示，使用电荷储存层csla和电荷储存层cslb的层叠结构作为陷阱绝缘膜。电荷储存层csla例如是氮化硅膜(si3n4膜)。电荷储存层cslb由与电荷储存层csla的材料不同的材料制成，并且例如是诸如硅酸铪膜(hfsio膜)的金属氧化物膜。电荷储存层cslb的陷阱能级密度大于电荷储存层csla的陷阱能级密度，但是电荷储存层cslb的陷阱能级比电荷储存层csla的陷阱能级浅。

如图26的b-b截面所示，电荷储存层csla形成在鳍fa的上表面和侧表面之上以及元件隔离部分sti的上表面之上，并且电荷储存层csla的厚度在各个位置处基本均匀。形成在鳍fa的上表面之上的电荷储存层cslb的厚度大于形成在鳍fa的侧表面之上的电荷储存层cslb的厚度。

在鳍fa的上表面之上形成的电荷储存层csla和电荷储存层cslb的总厚度处于在鳍fa的侧表面之上形成的电荷储存层csla和电荷储存层cslb的总厚度的2倍至4倍的范围内。因此，与第一实施例类似，栅极绝缘膜gf2的厚度在鳍fa的上表面上相对较厚并且在鳍fa的侧表面上相对较薄。因此，同样在第三实施例中，与第一实施例中一样，施加到绝缘膜x1的电场可以在鳍fa的上表面上被弛豫。

第三实施例的电荷储存层cslb的厚度可以比第一实施例的电荷储存层csl的厚度薄。

如上所述，在第三实施例中，由于提供了具有不同陷阱能级深度的电荷储存层csla和电荷储存层cslb，所以电荷被储存在各个膜中，从而可以增加存储器单元mc的电荷储存量。此外，也在电荷储存层csla和电荷储存层cslb之间的界面处形成陷阱能级，从而可以增加存储器单元mc的电荷储存量。因此，可以提高存储器单元mc的可靠性。

下面将描述用于形成第三实施例的半导体器件的制造方法的示例。

首先，以与直至第一实施例的图14的制造工艺相同的方式执行第三实施例的制造工艺。接下来，如图27所示，依次形成绝缘膜x1、电荷储存层csla和电荷储存层cslb。在第二实施例中形成绝缘膜x1的方法与第一实施例中的相同。

电荷储存层csla是具有能够储存电荷的陷阱能级的陷阱绝缘膜，并且通过cvd方法或ald方法形成，并且是例如氮化硅膜(si3n4膜)。

电荷储存层csla在a-a截面中经由绝缘膜x1形成在控制栅极电极cg的侧表面和鳍fa的上表面之上，并且在b-b截面中经由绝缘膜x1形成在鳍fa的侧表面和上表面之上。在b-b截面中，电荷储存层csla也形成在彼此相邻的鳍fa之间的元件隔离部分sti的上表面之上。在这些位置处，电荷储存层csla的厚度基本相同。

接下来，在电荷储存层csla上形成电荷储存层cslb。电荷储存层cslb是具有能够储存电荷的陷阱能级的陷阱绝缘膜，并且通过使用例如溅射方法形成，并且是例如包含铪(hf)和硅(si)的金属氧化物膜。在第三实施例中，代表性地将硅酸铪膜(hfsio膜)示例为电荷储存层cslb的金属氧化物膜。

如b-b截面所示，由于第二实施例的电荷储存层cslb是通过使用溅射方法形成的，因此形成在鳍fa的上表面之上的电荷储存层cslb的厚度大于形成在鳍fa的上部部分的侧表面之上的电荷储存层cslb的厚度。

在第三实施例中，首先通过cvd方法或ald方法形成电荷储存层csla，然后通过溅射方法形成电荷储存层cslb。因此，由于绝缘膜x1不直接暴露于溅射，因此可以防止绝缘膜x1的介电击穿电压降低。因此，在第三实施例中，与第一实施例相比，可以进一步提高存储器单元mc的可靠性。

接下来，以与第一实施例中相同的方式，在电荷储存层cslb上形成绝缘膜x2。随后的制造工艺与第一实施例的图16的制造工艺和后续步骤相同。

第四实施例

在下文中，将参考图28和图29描述第四实施例的半导体器件。类似于第一实施例，图28和图29示出了图1的a-a截面和b-b截面。在以下描述中，将主要描述与第三实施例的不同之处。

如图28所示，同样在第四实施例中，与第三实施例类似，陷阱绝缘膜具有电荷储存层csla和电荷储存层cslb的层叠结构，电荷储存层cslb由与电荷储存层csla不同的材料制成。

如图28的b-b截面所示，电荷储存层cslb形成在鳍fa的上表面和元件隔离部分sti的上表面之上，但是没有形成在鳍fa的侧表面之上。因此，在第四实施例中，存储器单元mc的电荷储存量小于第三实施例中的电荷储存量。此外，如图28的a-a截面所示，电荷储存层cslb也没有形成在控制栅极电极cg的侧表面之上。

这里，与第三实施例中一样，电荷储存层cslb是与电荷储存层csla相比具有较浅陷阱能级的绝缘膜。换句话说，电荷储存层cslb是如下绝缘膜：其中与电荷储存层csla相比，所储存的电荷在电荷储存层cslb中更容易移动。在第四实施例中，形成在存储器单元mc的鳍fa的上表面之上的电荷储存层cslb彼此分离。因此，可以抑制所储存的电荷在电荷储存层cslb中移动以及相邻存储器单元mc的阈值改变的问题。

即，在第四实施例中，与第三实施例相比，尽管存储器单元mc的电荷储存量减小，但是可以更可靠地抑制改变存储器单元mc的阈值的问题。

形成在彼此相邻的鳍fa之上的电荷储存层cslb可以彼此分离，并且电荷储存层cslb的至少一部分可以在鳍fa的侧表面之上彼此分离。换句话说，电荷储存层cslb的一部分可以存在于鳍fa的侧表面之上，并且形成在鳍fa的上表面之上的电荷储存层cslb和形成在元件隔离部分sti之上的电荷储存层cslb可以彼此分离。

下面将描述用于形成第四实施例的半导体器件的制造方法的示例。

首先，以与直至第三实施例的图27的制造工艺相同的方式执行第四实施例的制造工艺。接下来，如图29所示，执行各向同性刻蚀工艺以减小整个电荷储存层cslb的厚度。作为结果，如图29的b-b截面所示，形成在鳍fa的侧表面之上的电荷储存层cslb被去除，并且形成在鳍fa的上表面之上的电荷储存层cslb的厚度被减小，但被保留而没有被完全去除。另外，如图29的a-a截面所示，形成在控制栅极电极cg的侧表面之上的电荷储存层cslb也被去除。

这里，如上所述，电荷储存层cslb的至少一部分可以在鳍fa的侧表面之上分离，并且电荷储存层cslb可以留在鳍fa的侧表面的一部分之上。

接下来，以与第一实施例中相同的方式，在电荷储存层csla和电荷储存层cslb上形成绝缘膜x2。随后的制造工艺与第一实施例的图16的制造工艺和后续步骤相同。

第五实施例

在下文中，将参考图30和图31描述第五实施例的半导体器件。与第一实施例类似，图30和图31示出了图1的a-a截面和b-b截面。在以下描述中，将主要描述与第一实施例的不同之处。

在第一实施例中，多晶硅膜被应用于控制栅极电极cg和存储器栅极电极mg的材料，并且硅化物层si2被形成在多晶硅膜上。

在第五实施例中，如图30的a-a截面所示，金属膜被应用于控制栅极电极cg和存储器栅极电极mg的材料。这种金属膜由例如氮化钽膜、钛铝膜、氮化钛膜、钨膜或由铝膜制成的单层金属膜或其中适当堆叠这些膜的层叠膜制成。

在第一实施例中，在控制栅极电极cg下方形成诸如氧化硅膜的栅极绝缘膜gf2，但是可以将诸如氧化铪膜的金属氧化物膜应用到栅极绝缘膜gf2。在第五实施例中，形成栅极绝缘膜gf2以覆盖控制栅极电极cg的侧表面和底表面。

此外，如图30的b-b截面所示，在绝缘膜x2上形成绝缘膜x3，并且在绝缘膜x3上形成存储器栅极电极mg。绝缘膜x3被形成为覆盖存储器栅极电极mg的侧表面和底表面，如图30的a-a截面所示。与绝缘膜x2类似，绝缘膜x3具有提高电荷储存层csl和存储器栅极电极mg之间的介电击穿电压的功能。以这种方式，绝缘膜x3被形成为栅极绝缘膜gf1的一部分。

控制栅极电极cg、栅极绝缘膜gf2、存储器栅极电极mg和绝缘膜x3的材料可以基于每个晶体管等所需的阈值电压从上述材料中选择。

当仅通过绝缘膜x3足够保持电荷储存层csl和存储器栅极电极mg之间的介电击穿电压时，可以不形成绝缘膜x2。

下面将描述用于形成第五实施例的半导体器件的制造方法的示例。

首先，在紧接在从图21至图3的步骤中形成硅化物层si2的步骤之前，第五实施例的制造方法与第一实施例的制造方法基本相同。也就是说，通过使用cmp方法执行露出控制栅极电极cg和存储器栅极电极mg的上表面的工艺。

接下来，如图31所示，去除形成控制栅极电极cg和存储器栅极电极mg的多晶硅膜。在控制栅极电极cg下方形成的氧化硅膜也被去除。接下来，通过cvd方法或ald方法在去除了多晶硅膜的区域中形成诸如氧化铪膜的金属氧化物膜。接下来，通过cvd方法或溅射方法在金属氧化物膜上形成包括氮化钽膜、钛铝膜、氮化钛膜、钨膜或铝膜的单层金属膜或其中适当地堆叠这些膜的层叠膜。接下来，通过cmp方法去除层间绝缘膜il1之上的金属氧化物膜和金属膜。

由此，形成由金属氧化物膜制成的栅极绝缘膜gf2和绝缘膜x3，并形成由金属膜制成的控制栅极电极cg和存储器栅极电极mg。

在第五实施例中，栅极绝缘膜gf2和绝缘膜x3在同一步骤中形成，并且控制栅极电极cg和存储器栅极电极mg在同一步骤中形成，然而，它们可以形成在不同的步骤中。例如，可以首先形成栅极绝缘膜gf2和控制栅极电极cg，然后可以形成绝缘膜x3和存储器栅极电极mg。金属氧化物膜和金属膜可以仅应用到栅极绝缘膜gf2和控制栅极电极cg。

第五实施例中公开的技术也可以应用于上述第二实施例至第四实施例。

尽管已经基于实施例具体描述了由本发明人做出的发明，但是本发明不限于上述实施例，并且可以在不脱离其主旨的情况下进行各种修改。