ESD防护结构、制备方法及显示装置与流程

本发明涉及晶体管
技术领域：
，尤其涉及一种esd防护结构、制备方法及显示装置。
背景技术：
：静电释放(electro-staticdischarge，esd)是影响显示器和平板显示器稳定长效的隐患，经统计，约五成的显示器和平板显示器故障是由esd导致，esd对显示器和平板显示器及其组件所造成的损害已经不容小觊。目前的平板显示技术中广泛采用薄膜晶体管作为有源驱动显示的基础，以此来获得高速图像转换和更高分辨率的显示效果。而静电释放防护结构中通常使用四个薄膜晶体管分别连接至被保护电路及显示器外围电路，在产生静电放电的情况下使被保护线路的电荷泄放至显示器外围电路中，但这种设计需要空间较大，使得显示屏尺寸较大，不利于窄边框显示器的设计。技术实现要素：本发明的主要目的在于提供一种esd防护结构、制备方法及显示装置，旨在解决现有技术中esd防护结构尺寸较大的技术问题。为实现上述目的，本发明提供一种esd防护结构，所述esd防护结构分别与待保护线路、第一电平线路及第二电平线路连接，所述esd防护结构包括衬底、第一半导体层、栅极绝缘层、导电栅极层、中间介电层、第二半导体层、源漏导电电极层及钝化层；其中，所述衬底、所述第一半导体层、所述栅极绝缘层及所述导电栅极层依次层叠设置；所述第一半导体层包括源漏极区域及沟道区域；所述中间介电层设置于所述导电栅极层远离所述栅极绝缘层的一侧；所述第二半导体层依次穿过所述中间介电层及所述栅极绝缘层与所述源漏极区域连接，形成第一二极管及第二二极管；所述第一半导体层、所述栅极绝缘层、所述导电栅极层形成第一晶体管和第二晶体管。优选地，所述源漏导电电极层包括第一导电电极、第二导电电极、第三导电电极及第四导电电极；所述第一导电电极的第一端与所述第一电平线路连接，所述第三导电电极的第一端与所述待保护线路连接，所述第四导电电极的第一端与所述第二电平线路连接。优选地，所述第一半导体层采用多晶硅材料。优选地，所述第一导电电极的第二端与所述第一晶体管的第一源漏极连接，所述第二导电电极的两端分别与所述第一晶体管的栅极、所述第一晶体管的第二源漏极连接，所述第三导电电极的第二端与所述第一二极管连接，所述第三导电电极的第三端与所述第二晶体管的第一源漏极连接，所述第三导电电极的第三端还与所述第二晶体管的栅极交叠，所述第四导电电极的第二端与所述第二二极管连接。优选地，所述第一半导体层的导电特性与所述第二半导体层的导电特性相反。优选地，所述源漏导电电极层还包括第五导电电极，所述第一导电电极的第二端与所述第一晶体管的第一源漏极连接，所述第二导电电极的两端分别与所述第一晶体管的栅极、所述第一晶体管的第二源漏极连接，所述第三导电电极的第二端与所述第一二极管连接，所述第三导电电极的第三端与所述第二二极管连接，所述第五导电电极的第一端与所述第二晶体管的第一源漏极连接，所述第五导电电极的第二端与所述第二晶体管的栅极连接，所述第四导电电极的第二端与所述第二晶体管的的第二源漏极连接。优选地，所述第一晶体管中的第一半导体层的导电特性与所述第一二极管中的第二半导体层的导电特性相反，所述第二晶体管中的第一半导体层的导电特性与所述第二二极管中的第二半导体层的导电特性相反。本发明还提出一种esd防护结构制作方法，所述esd防护结构制作方法包括以下步骤：在衬底上形成图形化的第一半导体层；在所述第一半导体层上形成栅极绝缘层和图形化的导电栅极层；对所述第一半导体的源漏极区域进行第一离子掺杂；在所述导电栅极层上形成中间介电层并形成两个图形化的第一过孔结构；在所述第一过孔结构内形成第二半导体层，并对所述第二半导体层进行第二离子掺杂；在所述中间介电层及所述栅极绝缘层内形成多个图形化的第二过孔结构；在所述第二半导体层上及所述第二过孔结构内形成图形化的源漏导电电极层；在所述源漏导电电极上形成钝化层。优选地，所述在衬底上形成图形化的第一半导体层的步骤采用低温多晶硅制程。本发明还提出一种显示装置，所述显示装置包括如上所述的esd防护结构，或者所述显示装置应用如上所述的esd防护结构制作方法。本发明通过将esd防护结构与待保护线路及显示器外围电路连接，其中，esd防护结构的衬底、第一半导体层、栅极绝缘层及导电栅极层依次层叠设置；第一半导体层包括源漏极区域及沟道区域；中间介电层设置于导电栅极层远离栅极绝缘层的一侧；第二半导体层依次穿过中间介电层及栅极绝缘层与源漏极区域连接，形成第一二极管及第二二极管；第一半导体层、栅极绝缘层、导电栅极层形成第一晶体管和第二晶体管，较现有技术中四个晶体管的esd防护结构体积要小，并且可以起到静电放电防护的作用，更利于窄边框显示器的设计。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。图1是本发明一种esd防护结构第一实施例的结构示意图；图2是本发明一种esd防护结构第一实施例的电路连接示意图；图3是本发明一种esd防护结构第一实施例的制作流程图；图4是本发明一种esd防护结构第二实施例的结构示意图；图5是本发明一种esd防护结构第二实施例的电路连接示意图；图6是本发明一种esd防护结构第二实施例的制作流程图；图7是本发明一种esd防护结构第三实施例的结构示意图；图8是本发明一种esd防护结构第三实施例的电路连接示意图；图9是本发明一种esd防护结构第三实施例的制作流程图；图10是本发明一种esd防护结构第四实施例的结构示意图；图11是本发明一种esd防护结构第四实施例的电路连接示意图；图12是本发明一种esd防护结构第四实施例的制作流程图。附图标号说明：标号名称标号名称110衬底120a第一晶体管的第一源漏极120第一半导体层120b第一晶体管的沟道130栅极绝缘层120c第一晶体管的第二源漏极140导电栅极层120d第二晶体管的第一源漏极150中间介电层120e第二晶体管的沟道160第二半导体层120f第二晶体管的第二源漏极170源漏导电电极层140a第一晶体管的栅极180钝化层140b第二晶体管的栅极t1第一晶体管160a第一二极管的第二半导体层t2第二晶体管160b第二二极管的第二半导体层d1第一二极管170a第一导电电极d2第二二极管170b第二导电电极vin待保护线路电压170c第三导电电极vss持续低电平线路电压170d第四导电电极vdd持续高电平线路电压本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。本发明提供一种esd防护结构，所述esd防护结构分别与待保护线路、第一电平线路及第二电平线路连接，实现待保护线路的静电放电防护。请一并参照图1、图2、图7和图8，所述esd防护结构包括衬底110、第一半导体层120、栅极绝缘层130、导电栅极层140、中间介电层150、第二半导体层160、源漏导电电极层170及钝化层180；其中，所述衬底110、所述第一半导体层120、所述栅极绝缘层130及所述导电栅极层140依次层叠设置；所述第一半导体层120包括源漏极区域及沟道区域；所述中间介电层150设置于所述导电栅极层140远离所述栅极绝缘层130的一侧；所述第二半导体层160依次穿过所述中间介电层150及所述栅极绝缘层130与所述源漏极区域连接，形成第一二极管d1及第二二极管d2；所述第一半导体层120、所述栅极绝缘层130、所述导电栅极层140形成第一晶体管t1和第二晶体管t2。进一步地，可以在所述中间介电层150内部及所述栅极绝缘层130内部设置若干过孔结构，每个过孔结构内部对应设置所述第二半导体层160或所述源漏导电电极层170，所述过孔结构上部还设置有所述源漏导电电极层170；所述源漏导电电极层170通过所述过孔结构与所述源漏极区域电性连接；所述钝化层180覆盖于所述源漏导电电极层170上部；所述第二半导体层160通过所述过孔结构与所述源漏极区域连接，形成第一二极管d1及第二二极管d2。本实施例中第一半导体层120、栅极绝缘层130、导电栅极层140在形成第一晶体管t1和第二晶体管t2时有多种方式，第一晶体管t1由第一源漏极120a、沟道120b、第二源漏极120c、栅极140a及栅极绝缘层130形成，第二晶体管t2由第一源漏极120d、沟道120e、第二源漏极120f、栅极140b及栅极绝缘层130形成。其中，第一源漏极与第二源漏极可以根据实际需要设置，如将120a和120f设置为源极、将120c和120d设置为漏极，或者将120a和120f设置为漏极、将120c和120d设置为源极，或者其它设置方式，本实施例对此不加以限制。应当理解的是，所述衬底110用于承载薄膜晶体管(thinfilmtransistor，tft)、有机发光二极管(organiclight-emittingdiode,oled)、量子点发光二极管(quantumdotlightemittingdiodes，qled)或液晶元器件，可以是刚性基板或者柔性基板。其中，刚性基板可以是陶瓷材质、各类玻璃材质等，柔性基板可以是pi(聚酰亚胺薄膜)与其衍生物、pen(聚萘二甲酸乙二醇酯)、pep(磷酸烯醇式丙酮酸)、二亚苯基醚树脂等，本实施例对此不加以限制。所述第一半导体层120为一种半导体薄膜材料，可以是非晶硅、多晶硅、氧化物半导体、有机物半导体、硫化钼半导体等。一般情况下，若在半导体的源漏极部分加载电压，半导体内部不会有电流流动，只会有极其微小的漏电流；而当栅极相对源漏极部分有压降且达到一个阈值电压(vth)时，半导体内部会受栅极的影响而降低其电阻率，从而会有10^4以上的电流量的变化，也即源漏导通，从而起到通过栅极来控制源漏极是否导通的功能。本实施例中第一半导体层120优选采用多晶硅材料，原因在于多晶硅材料具有较高的迁移率，且它的半导体特性较非晶硅、氧化物半导体材料有更好的可控性，可以通过离子掺杂、金属诱导掺杂等方法控制半导体特性是p型还是n型。所述第一半导体层120分为2大部分，它们分别是通常意义上的、属于2个晶体管中的半导体部分。每个大部分分为3个小部分，分别为120a、120b、120c和120d、120e、120f。120a第一晶体管t1的第一源漏极，120b为第一晶体管t1的沟道，120c为第一晶体管t1的第二源漏极，120d为第二晶体管t2的第一源漏极，120e为第二晶体管t2的沟道，120f为第二晶体管t2的第二源漏极。第一晶体管t1的第一源漏极120a和第一晶体管t1的第二源漏极120c为该半导体经过导体化后的材料，第二晶体管t2的第一源漏极120d和第二晶体管t2的第二源漏极120f为该半导体经过导体化后的材料，也称为第一半导体层120中的源漏极区域；第一晶体管t1的沟道120b和第二晶体管t2的沟道120e为第一半导体层120中的沟道区域。其中，第一晶体管t1的源极和漏极之间、第二晶体管t2的源极和漏极之间可以根据实际情况切换。所述栅极绝缘层130一般是将第一半导体层120的大部分覆盖着的绝缘材料。一方面，它起到隔绝第一半导体层120和导电栅极层140，使它们只能通过电场感应互相作用；另一方面，它的厚度、膜层性质等对薄膜晶体管的电性影响非常大，例如薄膜晶体管的迁移率、漏电流、阈值电压等。所述栅极绝缘层130可以是有机绝缘材料、也可以是无机绝缘材料，其中无机绝缘材料可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅、氧化铝等，本实施例对此不加以限制。所述导电栅极层140为一种导电物质，当往导电栅极140加载一个阈值电压(vth)时，第一半导体层120会因这个阈值电压改变其导电性质，起到控制第一半导体层120的电流的作用。所述导电栅极140分为2大部分，分别属于2个晶体管中的栅极部分，140a为第一晶体管t1的栅极，140b为第二晶体管t2的栅极。所述导电栅极层140可以是无机物、有机物、纳米线等，其中无机物可以是铝、鉬、钛、铜、银、金等导电金属及其合金、组合叠层，本实施例对此不加以限制。需要说明的是，导电栅极层140覆盖于沟道区域(120b和120e)的上部，导电栅极层140与沟道区域之间设置有栅极绝缘层130。所述中间介电层150为一种绝缘材料，它的作用是隔绝导电栅极140与其上面其他导电电极的电性连接；所述中间介电层150的材料可以是有机绝缘材料、也可以是无机绝缘材料，其中无机绝缘材料可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅、氧化铝及其组合叠层等。本实施例中，所述中间介电层150优选采用氮化硅和氧化硅组合叠层，原因在于氮化硅膜层制备容易，且具有较高的介电常数。所述过孔结构为使用半导体光刻制程把需要上下电极连接起来的地方的绝缘层(如中间介电层150和栅极绝缘层130等)挖出具有一定深度的孔洞结构，然后通过往其中填充导电或功能材料，起到导通上下电极及实现其他功能的作用。所述第二半导体层160为一种半导体材料，可以是非晶硅、多晶硅、氧化物半导体、有机物半导体、硫化钼半导体等。所述第二半导体层160分为2大部分，分别属于2个二极管，其中160a为第一二极管d1的第二半导体层，160b为第二二极管d2的第二半导体层。需要说明的是，本实施例中在单个组合器件(第一晶体管t1与第一二极管d1或第二晶体管t2与第二二极管d2)内，第二半导体层160的导电特性与第一半导体层120的导电特性相反。如此，第一晶体管t1的第二源漏极120c与第一二极管d1的第二半导体层160a形成pn结，第二晶体管t2的第二源漏极120f与第二二极管d2的第二半导体层160b形成了pn结，也即二极管结构。根据二极管的结构及导电特性，宏观电流只能从p型半导体一侧流向n型半导体一侧，这就是二极管的单向导电性。因此，根据所述第一半导体层120和第二半导体层160的导电特性，可以确定二极管在esd防护结构的电路中的方向。当然，本实施例中还可以通过控制第一半导体层120中120c和120d的掺杂浓度与第二半导体层160的掺杂浓度控制二极管的特性变化，例如二极管的阈值电压、最大正向平均电流等。所述源漏导电电极层170为一种导电物质，通常它是承担数据电压的输入和显示屏的外围电流通路等作用，是具有较低电阻、导电特性较好的薄膜导电层，它的材料可以是铝、鉬、钛、铜、银、金等等导电金属及其合金、组合叠层等，本实施例对此不加以限制。所述钝化层180为薄膜绝缘材料，主要起到保护钝化层180下的电极材料不受外界污染的作用，它的材料可以是氮化硅、氧化硅、氮氧化硅、碳氧化硅、氧化铝等，本实施例对此不加以限制。进一步地，所述源漏导电电极层170包括第一导电电极170a、第二导电电极170b、第三导电电极170c及第四导电电极170d；所述第一导电电极170a的第一端与第一电平线路连接，所述第三导电电极170c的第一端与待保护线路连接，所述第四导电电极170d的第一端与第二电平线路连接。需要说明的是，第一电平线路可以为显示器外围电路的常低电平线路或常高电平线路，第二电平线路对应为显示器外围显示器外围电路的常高电平线路或常低电平线路，待保护线路是需要静电防护的显示屏内的薄膜线路。当该待保护线路因静电放电而产生过强的正向电流或负向电流、改变第三导电电极170c处电压降时，可以通过本实施例中的esd防护结构将过强的正向电流或负向电流通过第一二极管d1和第一晶体管t1的组合器件或第二二极管d2和第二晶体管t2的组合器件泄放。请参照图1，图1为本发明一种esd防护结构第一实施例的结构示意图。在第一实施例中，第一半导体层120为p型半导体，第二半导体层160为n型半导体。具体地，所述第一导电电极170a的第二端与所述第一晶体管t1的第一源漏极120a连接，所述第二导电电极170b的两端分别与所述第一晶体管t1的栅极140a、所述第一晶体管t1的第二源漏极120c连接，所述第三导电电极170c的第二端与所述第一二极管d1连接，所述第三导电电极170c的第三端与所述第二晶体管t2的第一源漏极120d连接，所述第三导电电极170c的第三端还与所述第二晶体管t2的栅极140b交叠，所述第四导电电极170d的第二端与所述第二二极管d2连接。需要说明的是，本实施例中由于第三导电电极170c与第二晶体管t2的栅极140b有一定的交叠面积，与中间介电层150的一部分形成一个浮栅的电容结构，利用该浮栅，第二晶体管t2的栅极140b可以感应出第三导电电极170c的电荷，且极性相反。第四导电电极170d的第二端与第二二极管d2的第二半导体160b的远离第二晶体管t2的第二源漏极120f的一端连接。请参照图2，图2为基于本发明第一实施例中esd防护结构的电路连接示意图。本实施例中第一导电电极170a与显示器外围电路中的持续低电平线路连接，通常处于低电平状态；第四导电电极170d与显示器外围电路中的持续高电平线路连接，通常处于高电平状态；第三导电电极170c在本实施例中的作用是连接需要静电防护的显示屏内的薄膜线路，即待保护线路。第一晶体管t1由第一晶体管t1的栅极140a、第一晶体管t1的第一源漏极120a、第一晶体管t1的沟道120b、第一晶体管t1的第二源漏极120c及栅极绝缘层130组成；第一二极管d1由第一晶体管t1的第二源漏极120c及第一二极管d1的第二半导体层160a组成；第二晶体管t2由第二晶体管t2的栅极140b、栅极绝缘层130、第二晶体管t2的第一源漏极120d、第二晶体管t2的沟道120e及第二晶体管t2的第二源漏极120f组成；第二二极管d2由第二二极管d2的第二半导体层160b及第二晶体管t2的第二源漏极120f组成。本实施例中esd防护结构的工作原理如下：当待保护线路在未产生静电放电(即线路正常)的电流和电压状态时，待保护线路电压vin一般比持续高电平线路电压vdd小且比持续低电平线路电压vss大，此时即使|vin|比第一二极管d1或第二晶体管t2的阈值电压大，但并不会开启第一晶体管t1或第二二极管d2。例如，一般待保护线路电压vin可以是显示屏中驱动薄膜晶体管工作的栅极电压vgate或数据电压vdata，它们的数值范围通常在±3v内，而持续低电平线路电压vss一般可设置为-8v、持续高电平线路电压vdd可设置为4v。此时，待保护线路正常低损耗，并联至待保护线路的esd防护结构不影响待保护线路正常工作。当待保护线路在使用过程中产生静电放电时，如果是负电荷放电，待保护线路电压vin会瞬间被拉至非常低的电平，此时第一二极管d1的n3端属于浮点电压，通常比此时的待保护线路电压vin大，第一二极管d1导通。同时因为vin<<vss，第一晶体管t1的阈值电压vth＝vss-vin<<0，第一晶体管t1的源漏极导通，负电荷从第一晶体管t1的沟道120b被泄放至持续低电平线路，从而起到保护作用。同理，正电荷放电时，第三导电电极170c产生的正电荷会使第二晶体管t2的栅极140b感应到负电荷，使第二晶体管t2导通，因为vin>>vdd，第二二极管d2导通，使正电荷泄放至持续高电平线路，保护了待保护线路。请参照图3，图3为基于本发明第一实施例中esd防护结构的制作流程图。本实施例中，esd防护结构制作方法包括以下制程：s1，在衬底上形成图形化的第一半导体层。请一并参照图1及图3a，在衬底110上形成图形化的第一半导体层120并图形化形成两大部分120a和120b。本实施例中形成第一半导体层120优选采用低温多晶硅制程，包括：第一步：等离子体化学气相沉积非晶硅膜层；第二步：准分子激光退火后形成多晶硅膜层；第三步：利用光刻制程图形；第四步：利用离子注入掺杂b(硼)和p(磷)离子对多晶硅膜层进行半导体特性的调整。s2，在所述第一半导体层上形成栅极绝缘层和图形化的导电栅极层。请一并参照图1及如图3b，利用化学气相沉积、磁控溅射、蒸镀等方法完成栅极绝缘层130和导电栅极层140的镀膜，并利用光刻技术对导电栅极层140进行图形化。本实施例中优先使用等离子体化学气相沉积的慢速沉积工艺形成栅极绝缘层130，厚度较薄，大约在110nm左右。s3，对所述第一半导体的源漏极区域进行第一离子掺杂。请一并参照图1、图3b及图3c，通过掺杂改变了第一半导体层120的某些部分的薄膜性质，将120a和120b分别改变为120a、120b、120c、120d、120e和120f共6个部分。所述第一离子为b离子，掺杂方法可以是离子注入，即通过将气体电离后产生的离子经过加速后正面扫射到基板整面，这样，电离出来的离子就会被打入到薄膜膜内。如果b离子掺杂到半导体膜(如多晶硅膜层)内，且浓度很高时，多晶硅膜层会被导体化，电阻率会降低很多，从而可以使导体化后的半导体与金属接触时形成欧姆接触，降低半导体和金属之间的接触电阻，减少能耗、提高薄膜晶体管的开态电流。与此同时，b离子的掺杂会使这一部分的半导体导电特性表现为p型半导体，主要由空穴参与导电。如果离子的注入遇到金属膜层时，就会无法继续注入，这样导电栅极层140就形成了一个掩模，使离子只能注入到120a、120c、120d和120f区域，从而形成了第一半导体层120的沟道区域。s4，在所述导电栅极层上形成中间介电层并形成两个图形化的第一过孔结构。如图3c所示，利用化学气相沉积、磁控溅射、蒸镀等方法完成中间介电层150的镀膜，并利用光刻技术形成2个图形化第一过孔结构，如孔洞，其中第一过孔结构设置在中间介电层150内部、栅极绝缘层130内部并分别设置在源漏极区域120c和120f上部。s5，在所述第一过孔结构内形成第二半导体层，并对所述第二半导体层进行第二离子掺杂。请一并参照图1及图3d，利用化学气相沉积、磁控溅射、蒸镀等方法完成第二半导体层160的镀膜，然后利用图形化技术形成160a和160b，为第二半导体的两部分，160a和160b分别与120c和120f相接，并形成两个pn结。本实施例中第二半导体层160为n型半导体，为了形成较可靠的二极管结构，本实施例中优选成膜方案为使用化学气相沉积的间歇镀膜工艺，利用sih4、ph3和h2作为主要的成膜气体源，整个镀膜过程中，30％的时间是在正常镀膜，70％的时间在h2等离子体表面处理中进行，通过不停地进行镀膜和h2等离子体处理，使所镀膜质较致密，一般能够形成微晶结构，这样的微晶结构具有更好的稳定性，也能更好的体现半导体的导电特性。因此本实施例中第二半导体层160的材料优选为掺磷的微晶硅薄膜。更多地，本实施例的一个优选方案是采用各向同性的蚀刻方法来蚀刻未被光刻胶保护的第二半导体层160，这样可以控制蚀刻区域在膜层表面进行，最终形成图示结构。其中，第二半导体层160在过孔结构内的高度可以由蚀刻时间控制。一般的，各向同性的蚀刻工艺有湿法刻蚀、ecp等离子体刻蚀等，本实施例对此不加以限制。s6，在所述中间介电层及所述栅极绝缘层内形成多个图形化的第二过孔结构。如图3e所示，利用半导体光刻技术，其中刻蚀工艺使用等离子体物理刻蚀的方法，在中间介电层150、栅极绝缘层130内形成第二过孔结构的第二次图形化。s7，在所述第二半导体层上及所述第二过孔结构内形成图形化的源漏导电电极层。请一并参照图1及图3f，利用化学气相沉积、磁控溅射、蒸镀等方法完成源漏导电电极层170的镀膜，并利用光刻技术对源漏导电电极层170的图形化，形成170a、170b、170c和170d四部分。s8，在所述源漏导电电极上形成钝化层。本实施例通过将esd防护结构与待保护线路及显示器外围电路连接，其中，esd防护结构的衬底、第一半导体层、栅极绝缘层及导电栅极层依次层叠设置；第一半导体层包括源漏极区域及沟道区域；中间介电层设置于导电栅极层远离栅极绝缘层的一侧；第二半导体层依次穿过中间介电层及栅极绝缘层与源漏极区域连接，形成第一二极管及第二二极管；第一半导体层、栅极绝缘层、导电栅极层形成第一晶体管和第二晶体管，较现有技术中四个晶体管的esd防护结构体积要小，并且可以起到静电放电防护的作用，更利于窄边框显示器的设计。请参照图4，图4为本发明一种esd防护结构第二实施例的结构示意图。在第二实施例中，第一半导体层120为n型半导体，第二半导体层160为p型半导体。本实施例中的esd防护结构与第一实施例中esd防护结构相同，在此不再赘述。请一并参照图4及图5，图5为基于本发明第二实施例中esd防护结构的电路连接示意图。本实施例中第一导电电极170a与显示器外围电路中的持续高电平线路连接；第四导电电极170d与显示器外围电路中的持续低电平线路连接；第三导电电极170c与待保护线路连接。第一晶体管t1由第一晶体管t1的栅极140a、第一晶体管的第一源漏极120a、第一晶体管t1的沟道120b、第一晶体管t1的第二源漏极120c和栅极绝缘层130组成；第一二极管d1由第一晶体管d1的第二源漏极120c和第一二极管d1的第二半导体层160a组成；第二晶体管t2由第二晶体管t2的栅极140b、栅极绝缘层130、第二晶体管t2的第一源漏极120d、第二晶体管t2的沟道120e和第二晶体管t2的第二源漏极120f组成；第二二极管d2由第二二极管d2的第二半导体层160b和第二晶体管t2的第二源漏极120f组成。本实施例中esd防护结构的工作原理如下：当待保护线路在未产生静电放电(即线路正常)的电流和电压状态时，待保护线路电压vin一般比持续高电平线路电压vdd小且比持续低电平线路电压vss大，此时即使|vin|比第一二极管d1或第二晶体管t2的阈值电压大，但并不会开启第一晶体管t1或第二二极管d2。例如，一般待保护线路电压vin可以是显示屏中驱动薄膜晶体管工作的栅极电压vgate或数据电压vdata，它们的数值范围通常在±3v内，而持续低电平线路电压vss一般可设置为-8v、持续高电平线路电压vdd可设置为4v。此时，待保护线路正常低损耗，并联至待保护线路的esd防护结构不影响待保护线路正常工作。当待保护线路在使用过程中产生静电放电时，如果是正电荷放电，待保护线路电压vin会瞬间被拉至非常高的电平，此时第一二极管d1的n3端属于浮点电压，通常比此时的待保护线路电压vin小，第一二极管d1导通。同时因为vin>>vdd，第一晶体管t1的阈值电压vth＝vin-vdd>>0，第一晶体管t1的源漏极导通，正电荷从第一晶体管t1的沟道120b被泄放至持续高电平线路，从而起到保护作用。同理，负电荷放电时，第三导电电极170c产生的负电荷会使第二晶体管的栅极140b感应到正电荷，使第二晶体管t2导通，因为vin<<vss，第二二极管d2导通，使负电荷泄放至持续高电平线路，保护了待保护线路。请一并参照图4、图5及图6，图6为基于本发明第二实施例中esd防护结构的制作流程图。本实施例中，esd防护结构制作方法与第一实施例中制作方法的区别仅在于在步骤s3中第一离子为磷离子，步骤s5中第二离子为硼离子。本实施例通过改变esd防护结构中第一半导体层和第二半导体层的导电特性，并将esd防护结构中的第一导电电极170a与显示器外围电路中的持续高电平线路连接，第四导电电极170d与显示器外围电路中的持续低电平线路连接，第三导电电极170c与待保护线路连接，实现了在产生静电放电的情况下使被保护线路的电荷泄放至高电平或低电平线路中，起到静电放电的防护作用。请参照图7，图7为本发明一种esd防护结构第三实施例的结构示意图。在第三实施例中，所述第一晶体管t1中的第一半导体层(120a和120c)的导电特性与所述第一二极管d1中的第二半导体层160a的导电特性相反，所述第二晶体管t2中的第一半导体层(120d和120f)的导电特性与所述第二二极管d2中的第二半导体层160b的导电特性相反。具体地，第一晶体管t1中的第一半导体层(120a和120c)为p型半导体，第二晶体管t2中的第一半导体层(120d和120f)为n型半导体，第一二极管d1中的第二半导体层160a为n型半导体，第二二极管d2中的第二半导体层160b为p型半导体。本实施例中所述源漏导电电极层170还包括第五导电电极170e，所述第一导电电极170a的第二端与所述第一晶体管t1的第一源漏极120a连接，所述第二导电电极170b的两端分别与所述第一晶体管t1的栅极140a、所述第一晶体管t1的第二源漏极120c连接，所述第三导电电极170c的第二端与所述第一二极管d1连接，所述第三导电电极170c的第三端与所述第二二极管d2连接，所述第五导电电极170e的第一端与所述第二晶体管t2的第一源漏极120d连接，所述第五导电电极170e的第二端与所述第二晶体管t2的栅极140b连接，所述第四导电电极170d的第二端与所述第二晶体管t2的的第二源漏极120f连接。请一并参照图7及图8，图8为基于本发明第三实施例中esd防护结构的电路连接示意图。本实施例中第一导电电极170a与持续低电平线路连接；第四导电电极170d与持续高电平线路连接；第三导电电极170c与被保护线路连接。第一晶体管t1由第一晶体管t1的栅极140a、第一晶体管t1的第一源漏极120a、第一晶体管的沟道120b、第一晶体管t1的第二源漏极120c和栅极绝缘层130组成；第一二极管d1由第一晶体管t1的第二源漏极120c和第一二极管d1的第二半导体层160a组成；第二晶体管t2由第二晶体管t2的栅极140b、栅极绝缘层130、第二晶体管t2的第一源漏极120d、第二晶体管t2的沟道120e和第二晶体管t2的第二源漏极120f组成；第二二极管d2由第二二极管d2的第二半导体层160b和第二晶体管t2的第一源漏极120d组成。本实施例中esd防护结构的工作原理如下：当待保护线路在未产生静电放电(即线路正常)的电流和电压状态时，待保护线路电压vin一般比持续高电平线路电压vdd小且比持续低电平线路电压vss大，此时即使|vin|比第一二极管d1或第二二极管t2的阈值电压大，但并不会开启第一晶体管t1或第二晶体管t2。例如，一般待保护线路电压vin可以是显示屏中驱动薄膜晶体管工作的栅极电压vgate或数据电压vdata，它们的数值范围通常在±3v内，而持续低电平线路电压vss一般可设置为-8v、持续高电平线路电压vdd可设置为4v。此时，待保护线路正常低损耗，并联至待保护线路的esd防护结构不影响待保护线路正常工作。当待保护线路在使用过程中产生静电放电时，如果是负电荷放电，待保护线路电压vin会瞬间被拉至非常低的电平，此时第一二极管d1的n3端属于浮点电压，通常比此时的待保护线路电压vin大，第一二极管d1导通。同时因为vin<<vss，第一晶体管t1的阈值电压vth＝vin-vss<<0，第一晶体管t1的源漏极导通，负电荷从第一晶体管t1的沟道120b被泄放至持续低电平线路，从而起到保护作用。同理，正电荷放电时，第二二极管d2导通，因为vin>>vdd，第二晶体管t2导通，使正电荷泄放至持续高电平线路，保护了待保护线路。请一并参照图7、图8及图9，图9为基于本发明第三实施例中esd防护结构的制作流程图。本实施例中，esd防护结构制作方法与第一实施例中制作方法的区别仅在于在步骤s3中第一晶体管t1和第二晶体管t2中第一半导体层掺杂离子不同，由于步骤s3中第一半导体层进行两次掺杂，需要增加一次图形化动作。另外，步骤s5中第一二极管d1的第二半导体层160a和第二二极管d2的第二半导体层160b掺杂离子不同，由于步骤s5中第二半导体层进行两次掺杂，同样需要增加一次图形化动作。本实施例通过改变esd防护结构中第一半导体层和第二半导体层的导电特性，并将esd防护结构中的第一导电电极170a与显示器外围电路中的持续低电平线路连接，第四导电电极170d与显示器外围电路中的持续高电平线路连接，第三导电电极170c与待保护线路连接，实现了在产生静电放电的情况下使被保护线路的电荷泄放至高电平或低电平线路中，起到静电放电的防护作用。请参照图10，图10为本发明一种esd防护结构第四实施例的结构示意图。本实施例中，第一晶体管t1中的第一半导体层(120a和120c)为n型半导体，第二晶体管t2中的第一半导体层(120d和120f)为p型半导体，第一二极管d1中的第二半导体层160a为p型半导体，第二二极管d2中的第二半导体层120b为n型半导体。本实施例中的esd防护结构与第三实施例中esd防护结构相同，在此不再赘述。请一并参照图10及图11，图11为基于本发明第四实施例中esd防护结构的电路连接示意图。本实施例中第一导电电极170a与持续高电平线路连接；第四导电电极170d与持续低电平线路连接；第三导电电极170c与被保护线路连接。第一晶体管t1由第一晶体管t1的栅极140a、第一晶体管t1的第一源漏极120a、第一晶体管t1的沟道120b、第一晶体管t1的第二源漏极120c和栅极绝缘层130组成；第一二极管d1由第一晶体管的第二源漏极120c和第一二极管d1的第二半导体层160a组成；第二晶体管t2由第二晶体管t2的栅极140b、栅极绝缘层130、第二晶体管t2的第一源漏极120d、第二晶体管t2的沟道120e和第二晶体管t2的第二源漏极120f组成；第二二极管d2由第二二极管d2的第二半导体层160b和第二晶体管t2的第一源漏极120d组成。本实施例中esd防护结构的工作原理如下：当待保护线路在未产生静电放电(即线路正常)的电流和电压状态时，待保护线路电压vin一般比持续高电平线路电压vdd小且比持续低电平线路电压vss大，此时即使|vin|比第一二极管d1或第二二极管t2的阈值电压大，但并不会开启第一晶体管t1或第二晶体管t2。例如，一般待保护线路电压vin可以是显示屏中驱动薄膜晶体管工作的栅极电压vgate或数据电压vdata，它们的数值范围通常在±3v内，而持续低电平线路电压vss一般可设置为-8v、持续高电平线路电压vdd可设置为4v。此时，待保护线路正常低损耗，并联至待保护线路的esd防护结构不影响待保护线路正常工作。当待保护线路在使用过程中产生静电放电时，如果是负电荷放电，待保护线路电压vin会瞬间被拉至非常高的电平，此时第二二极管d2的n6端属于浮点电压，通常比此时的待保护线路电压vin小，第二二极管d2导通。同时因为vin<<vss，第二晶体管t2的阈值电压vth＝vin-vss<<0，第二晶体管t2的源漏极导通，负电荷从第二晶体管t2的沟道120e被泄放至持续低电平线路，从而起到保护作用。同理，正电荷放电时，第一二极管d1导通，因为vin>>vdd，第一晶体管t1导通，使正电荷泄放至持续高电平线路，保护了待保护线路。请一并参照图10、图11及图12，图12为基于本发明第四实施例中esd防护结构的制作流程图。本实施例中，esd防护结构制作方法与第三实施例中制作方法的区别仅在于第一晶体管t1和第二晶体管t2中第一半导体层掺杂离子的导电极性与第三实施例中相反。另外，第一二极管d1的第二半导体层160a和第二二极管d2的第二半导体层160b掺杂离子的导电极性与第三实施例中相反。本实施例通过改变esd防护结构中第一半导体层和第二半导体层的导电特性，并将esd防护结构中的第一导电电极170a与显示器外围电路中的持续高电平线路连接，第四导电电极170d与显示器外围电路中的持续低电平线路连接，第三导电电极170c与待保护线路连接，实现了在产生静电放电的情况下使被保护线路的电荷泄放至高电平或低电平线路中，起到静电放电的防护作用。本发明还提出一种显示装置，所述显示装置包括如上所述的esd防护结构，或者应用上述的esd防护结构的制作方法。易于理解的是，该显示装置至少具有上述实施例所带来的有益效果。以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的
技术领域：
，均同理包括在本发明的专利保护范围内。当前第1页12