一种缩小封装体积的封装堆叠结构的制作方法

本发明涉及存储芯片封装技术，特别涉及一种缩小封装体积的封装堆叠结构。

背景技术：

随着物联网、5g通信、人工智能等技术的不断发展，市场对高可靠、小型化、大容量的存储芯片的需求日益增涨。集成度高、封装体积小的sip立体堆叠封装技术迅速成为市场焦点。

针对以上应用背景，如何设计出能有效缩小封装体积并增大单颗芯片存储容量的封装堆叠方案，同时能保证芯片器件的可靠性，是一个技术难点，也是本文需要解决的问题。现有的封装结构包括晶粒平铺、3d堆叠、硅穿孔(tsv)等技术。晶粒平铺的封装结构可靠性高，但平铺使得封装体积大。tsv堆叠技术可以大幅度缩小封装体积，但生产成本昂贵。

图1显示为现有技术中小尺寸晶粒堆叠在下层而大尺寸晶粒堆叠在上层的堆叠结构图，图2显示为现有技术中大尺寸晶粒堆叠在下层而小尺寸晶粒堆叠在上层的堆叠结构图，在立体堆叠封装存储芯片产品时，所用到的控制器晶粒尺寸小，而flash存储晶粒尺寸大。一是采用控制器晶粒粘贴在封装基板上，flash晶粒堆叠在控制器上，这样会导致上层的大尺寸flash晶粒悬空，容易造成晶粒断裂，出现芯片失效问题；二是采用flash晶粒粘贴在封装基板上，控制器晶粒堆叠在flash晶粒上，由于控制器晶粒尺寸小，这样会导致控制器晶粒连接到基板的键合丝太长，键合线间容易碰触，造成短路等失效问题。所以，只能采用平铺的封装结构，但会导致芯片封装体积大。

鉴于此，有必要设计一种新的封装堆叠结构来解决这种晶粒尺寸相差大的存储芯片封装堆叠问题。

技术实现要素：

本发明的目的在于提供一种缩小封装体积的封装堆叠结构，用于解决现有的封装堆叠技术无法适用于尺寸相差较大的晶粒间堆叠而导致封装体积大的问题。

本发明一种缩小封装体积的封装堆叠结构，其中，包括：封装基板、控制器晶粒、绝缘支撑垫片、控制器晶粒的键合丝、flash存储晶粒以及flash存储晶粒的键合丝；将控制器晶粒粘贴在封装基板上；经过键合工艺将控制器晶粒与封装基板通过键合丝进行电性连接；两片绝缘垫片分别粘贴在控制器晶粒两侧的封装基板上；两颗flash存储晶粒分别堆叠在绝缘垫片上；flash存储晶粒通过键合丝和封装基板进行电性连接，flash存储晶粒为大尺寸晶粒，控制器晶粒为小尺寸晶粒。

根据本发明的缩小封装体积的封装堆叠结构的一实施例，其中，绝缘垫片高度大于小尺寸晶粒250um，且小尺寸晶粒的键合丝线弧高度控制在35um以内。

根据本发明的缩小封装体积的封装堆叠结构的一实施例，其中，两片支撑垫片支撑起两颗大尺寸flash存储晶粒，保护下方控制器晶粒以及键合丝。

根据本发明的缩小封装体积的封装堆叠结构的一实施例，其中，所述垫片为半导体绝缘硅片。

根据本发明的缩小封装体积的封装堆叠结构的一实施例，其中，所述垫片厚度大于小尺寸晶粒50um。

根据本发明的缩小封装体积的封装堆叠结构的一实施例，其中，所述大尺寸晶粒不能压碰到小尺寸晶粒上的键合线。

本发明涉及物联网、通信、人工智能等多个领域，该领域对存储芯片要求体积小，存储容量大，可靠性要求高。本发明采用的封装堆叠结构可以有效的缩小封装体积，提高芯片的可靠性。解决了现有的封装堆叠技术无法适用于尺寸相差较大的晶粒间堆叠而导致封装体积大的问题。

附图说明

图1显示为现有技术中小尺寸晶粒堆叠在下层而大尺寸晶粒堆叠在上层的堆叠结构图；

图2显示为现有技术中大尺寸晶粒堆叠在下层而小尺寸晶粒堆叠在上层的堆叠结构图；

图3所示为本发明的封装堆叠结构图。

具体实施方式

为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图3所示为本发明的封装堆叠结构图，如图3所示，本发明的封装堆叠结构包括封装基板5，控制器晶粒2，绝缘支撑垫片6，控制器晶粒的键合丝4，flash存储晶粒1，flash存储晶粒的键合丝3。参考图3，具体的封装堆叠如下：

先将小尺寸控制器晶粒2粘贴在封装基板5上。

经过键合工艺技术将控制器晶粒2与封装基板5通过键合丝4进行电性连接。

两片绝缘垫片6分别粘贴在控制器晶粒2两侧的封装基板上。

两颗大尺寸flash存储晶粒1分别堆叠在绝缘垫片6上。

flash存储晶粒1通过键合丝3和封装基板5进行电性连接。

防止大尺寸晶粒1压碰键合丝4，绝缘垫片6高度大于小尺寸晶粒250um，且小尺寸晶粒2的键合丝4线弧高度控制在35um以内。如图3所示，两片支撑垫片6支撑起上面的两颗大尺寸flash存储晶粒1，保护了下方控制器晶粒2，以及键合丝4,不被压碰，提高了可靠性。

本发明提供一种封装堆叠结构，所述封装堆叠结构包括尺寸相差大的两种晶粒(大尺寸flash存储晶粒、小尺寸控制器晶粒)、封装基板、支撑垫片。其中垫片可以支撑堆叠在上层的大尺寸晶粒，且保证下层小尺寸晶粒上的键合丝不被压碰。

优选地，所述垫片为半导体绝缘硅片(无电路的晶圆dummy假片)。

优选地，所述小尺寸晶粒粘贴在封装基板上。

优选地，所述垫片厚度大于小尺寸晶粒50um。

优选地，所述绝缘垫片粘贴在小尺寸晶粒两侧的基板上。

优选地，所述大尺寸晶粒堆叠在垫片上。

优选地，所述大尺寸晶粒不能压碰到小尺寸晶粒上的键合线。

如上所述，本发明的一种封装堆叠结构，具有以下有益效果：

本发明主要实现了一种新的封装堆叠方法。通过这种新的堆叠方法，可以实现尺寸相差大的晶粒间立体堆叠，有效的缩小封装体积。通过这种新的封装堆叠结构，可以避免晶粒尺寸相差大的芯片封装无法进行堆叠的问题，与传统的晶粒平铺封装方案相比，有效的缩小了芯片封装体积，提高了可靠性。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

技术特征：

1.一种缩小封装体积的封装堆叠结构，其特征在于，包括：封装基板、控制器晶粒、绝缘支撑垫片、控制器晶粒的键合丝、flash存储晶粒以及flash存储晶粒的键合丝；

将控制器晶粒粘贴在封装基板上；

经过键合工艺将控制器晶粒与封装基板通过键合丝进行电性连接；

两片绝缘垫片分别粘贴在控制器晶粒两侧的封装基板上；

两颗flash存储晶粒分别堆叠在绝缘垫片上；

flash存储晶粒通过键合丝和封装基板进行电性连接，flash存储晶粒为大尺寸晶粒，控制器晶粒为小尺寸晶粒。

2.如权利要求1所述的缩小封装体积的封装堆叠结构，其特征在于，绝缘垫片高度大于小尺寸晶粒250um，且小尺寸晶粒的键合丝线弧高度控制在35um以内。

3.如权利要求1所述的缩小封装体积的封装堆叠结构，其特征在于，两片支撑垫片支撑起两颗大尺寸flash存储晶粒，保护下方控制器晶粒以及键合丝。

4.如权利要求1所述的缩小封装体积的封装堆叠结构，其特征在于，所述垫片为半导体绝缘硅片。

5.如权利要求1所述的缩小封装体积的封装堆叠结构，其特征在于，所述垫片厚度大于小尺寸晶粒50um。

6.如权利要求1所述的缩小封装体积的封装堆叠结构，其特征在于，所述大尺寸晶粒不能压碰到小尺寸晶粒上的键合线。

技术总结
本发明涉及一种涉及缩小封装体积的封装堆叠结构，其中，包括：封装基板、控制器晶粒、绝缘支撑垫片、控制器晶粒的键合丝、Flash存储晶粒以及Flash存储晶粒的键合丝；将控制器晶粒粘贴在封装基板上；经过键合工艺将控制器晶粒与封装基板通过键合丝进行电性连接；两片绝缘垫片分别粘贴在控制器晶粒两侧的封装基板上；两颗Flash存储晶粒分别堆叠在绝缘垫片上；Flash存储晶粒通过键合丝和封装基板进行电性连接，Flash存储晶粒为大尺寸晶粒，控制器晶粒为小尺寸晶粒。本发明采用的封装堆叠结构可以有效的缩小封装体积，提高了芯片的可靠性。

技术研发人员：全贤坤;冯志华;习亮;曲新春;刘辉;邢金杰
受保护的技术使用者：北京计算机技术及应用研究所
技术研发日：2019.12.12
技术公布日：2020.04.10