氮化镓外延层及半导体器件的制作方法

本实用新型涉及半导体技术领域，尤其涉及一种氮化镓外延层及半导体器件。

背景技术：

半导体器件是利用金属接触半导体层制成的一种半导体器件。其和传统意义上的半导体二极管相比，具有反向恢复时间极短的特点，因此，半导体器件广泛应用于开关电源、变频器、驱动器等电路。氮化镓材料是第三代宽禁带半导体材料，由于其具有大禁带宽度、高电子饱和速率、高击穿电场、较高热导率、耐腐蚀和抗辐射等特点，其成为制作短波光电子器件和高压高频率大功率器件的最佳材料。综上，使用氮化镓材料制备的半导体器件结合了上述半导体器件和氮化镓材料的优势，具有开关速度快、场强高和热学性能好等优点，在功率整流器市场有很好的发展前景。

然而传统的半导体器件结构衬底与势垒层之间由于存在晶格失配而导致势垒层中存在大量缺陷，从而影响半导体器件的性能和寿命。现有技术往往是在半导体衬底与势垒层之间形成一层缓冲层以抵消部分晶格失配造成的影响，但是一层缓冲层所起到的作用有限，并不能完全抵消晶格失配造成的影响，而且还会在缓冲层与半导体衬底界面之间存在漏电流的问题，从而不能充分提高半导体器件的性能和寿命。

技术实现要素：

本实用新型的目的在于提供一种氮化镓外延层及半导体器件，通过pvd生长多层缓冲层及后处理层，解决了当半导体衬底与势垒层之间仅存在缓冲层时，缓冲层与半导体衬底界面之间存在漏电流的问题。

为解决上述技术问题，本实用新型是通过以下技术方案实现的：

本实用新型提供了一种半导体器件，其包括：

半导体衬底；

第一缓冲层，其设置在所述半导体衬底上；

后处理层，其设置在所述第一缓冲层远离所述半导体衬底的一侧；

第二缓冲层，其设置在所述后处理层远离所述第一缓冲层的一侧；

势垒层，其设置在所述第二缓冲层远离所述后处理层的一侧；

钝化层，其设置在所述势垒层远离所述第二缓冲层的一侧；

第一阳极接触孔，其贯穿所述钝化层伸入所述势垒层中；

第一阳极，其设置在所述第一阳极接触孔内；

介质层，其设置在所述钝化层远离所述势垒层的一侧以及所述第一阳极与所述势垒层之间；

第二阳极接触孔，其贯穿所述介质层、所述钝化层且伸入所述势垒层中；

第二阳极，其设置在所述第二阳极接触孔内；

阴极接触孔，其贯穿所述介质层和所述钝化层；

阴极，其设置在所述介质层上及阴极接触孔内；

保护层，其设置在所述第一阳极、所述第二阳极、所述阴极与所述介质层上；

阳极开孔，其贯穿所述保护层以暴露所述第一阳极和所述第二阳极；

阳极导通金属，设置在所述保护层远离所述介质层的一侧，且所述阳极导通金属与所述第一阳极、所述第二阳极连接；

阴极开孔，其贯穿所述保护层以暴露所述阴极；

阴极导通金属，其设置在所述保护层远离所述介质层的一侧，且所述阴极导通金属与所述阴极连接；

场板层，其设置在所述保护层上，所述场板层与所述阳极导通金属连接，其中所述阳极导通金属、所述阴极导通金属和所述场板层同步形成。

在本实用新型的一个实施例中，所述第一阳极与所述第二阳极，包括第一金属层和第二金属层，其中所述第一金属层设置在所述介质层远离钝化层的一侧、以及延伸至所述第一阳极接触孔和所述第二阳极接触孔内以覆盖位于所述第一阳极接触孔底部的所述介质层和所述第二阳极接触孔底部，所述第二金属层设置在所述第一金属层上且填充所述第一阳极接触孔和所述第二阳极接触孔。

在本实用新型的一个实施例中，所述第一阳极和第二阳极由层叠的第一数量金属层构成，所述阴极由层叠的第二数量金属层构成，且所述第一数量大于所述第二数量。

在本实用新型的一个实施例中，所述后处理层为三氧化二铝层。

在本实用新型的一个实施例中，所述后处理层厚度为0.5-2nm。

本实用新型还提供一种氮化镓外延层，其包括：

半导体衬底；

第一缓冲层，其设置在所述半导体衬底上；

后处理层，其设置在所述第一缓冲层远离所述半导体衬底的一侧；

第二缓冲层，其设置在所述后处理层远离所述第一缓冲层的一侧；

势垒层，其设置在所述第二缓冲层远离所述后处理层的一侧。

在本实用新型的一个实施例中，所述第一缓冲层为氮化铝层。

在本实用新型的一个实施例中，所述第一缓冲层厚度为10-300nm。

在本实用新型的一个实施例中，所述后处理层为三氧化二铝层。

在本实用新型的一个实施例中，所述后处理层厚度为0.5-2nm。

本实用新型通过pvd生长第一缓冲层及后处理层，获得质量较好的第一缓冲层，方便后续氮化镓基半导体器件的制备和应用。当缓冲层为多层结构时，不同层的晶格常数逐渐发生变化，位于那么半导体衬底表面附近的晶格常数最接近半导体衬底的晶格常数，顶层的晶格常数最接近后续形成的势垒层的晶格常数，从而可以降低缓冲层内由于半导体衬底的晶格常数导致的晶格缺陷，减少缓冲层与半导体衬底界面上的界面态，减少界面上的界面漏电流。通过设置介质层，从而增大阳极面积，极大地减小了反向漏电，而且这层介质层可以与ganhemt(highelectronmobilitytransistor，高电子迁移率晶体管)的栅介质层同时形成，与cmos工艺线兼容；此外，通过加入阳极导通金属、阴极导通金属和场板层结构，从而扩展了氮化镓基半导体器件的耗尽区，从而提高了氮化镓基半导体器件的耐压性能。

当然，实施本实用新型的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型一种氮化镓外延层的结构示意图；

图2为图1中氮化镓外延层的制备方法流程图；

图3为采用图1中氮化镓外延层获得的一半导体器件的结构示意图；

图4为图3中半导体器件的制备方法流程图；

图5为采用图1中氮化镓外延层获得的另一半导体器件的结构示意图；

图6为图5中半导体器件的制备方法流程图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。

氮化镓材料具有低的热产生率和高的击穿电场，是研制高温大功率电子器件和高频微波器件的重要材料。用氮化镓材料可以制备金属场效应晶体管(mesfet)、异质结场效应晶体管(hfet)、调制掺杂场效应晶体管(modfet)等新型器件。调制掺杂的algan/gan结构具有高的电子迁移率(2000cm²/v·s)、高的饱和速度(1×107cm/s)、较低的介电常数，是制作微波器件的优先材料，氮化镓较宽的禁带宽度(3.4ev)及蓝宝石、碳化硅等材料作衬底，散热性能好，有利于器件在大功率条件下工作。

本实用新型所提供的氮化镓外延层以及半导体器件可以应用在功率半导体器件上还可以应用在射频半导体器件上。

请参阅图1所示，在本实用新型提供一种氮化镓外延层可以包括：半导体衬底1300，第一缓冲层1301、后处理层1302、第二缓冲层1303、势垒层1304。

请参阅图1所示，其中第一缓冲层1301设置在半导体衬底1300上，后处理层1302设置在第一缓冲层1301远离半导体衬底1300的一侧，第二缓冲层1303设置在后处理层1302远离第一缓冲层1301的一侧，势垒层1304设置在第二缓冲层1303远离后处理层1302的一侧。其中，半导体衬底1300的材料例如为蓝宝石、碳化硅、硅、氧化锌、铝酸锂、氮化铝或氮化镓中的一种。第一缓冲层1301可以例如为氮化铝层，第一缓冲层1301的厚度例如为10nm-300nm。后处理层1302可以例如为三氧化二铝(al2o3)薄层，后处理层1302厚度为0.5-2nm。第二缓冲层1303可以例如为氮化镓层或氮化铝镓层。势垒层1304的材料例如为氮化镓层或氮化铝镓层。

请参阅图1所示，本实用新型通过pvd生长第一缓冲层1301及后处理层1302，获得质量较好的第一缓冲层1301，方便后续氮化镓基半导体器件的制备和应用。

请参阅图1所示，当缓冲层为多层结构时，不同层的晶格常数逐渐发生变化，位于那么半导体衬底1300表面附近的晶格常数最接近半导体衬底1300的晶格常数，顶层的晶格常数最接近后续形成的势垒层1304的晶格常数，从而可以降低缓冲层内由于半导体衬底1300的晶格常数导致的晶格缺陷，减少缓冲层与半导体衬底1300界面上的界面态，减少界面上的界面漏电流。

请一并参阅图2所示，本实施例的一种氮化镓外延片的制备方法，例如包括以下步骤：

请一并参阅图2所示，在步骤s1301中，半导体衬底1300的材料例如为蓝宝石、碳化硅、硅、氧化锌、铝酸锂、氮化铝或氮化镓中的一种，采用氢氟酸溶液处理去除半导体衬底1300表面的氧化层，然后通过pvd工艺沉积第一缓冲层1301例如单层氮化铝缓冲层，厚度区间例如为10-50nm，具体地，将外延级的半导体衬底1300(此处例如采用si衬底)放置于sic材质的托盘上，将托盘放入pvd溅射机台，并传送至机台沉积腔室。半导体衬底1300放入后，对沉积腔室进行抽真空，抽真空的同时开始对半导体衬底1300进行加热升温。本底真空抽至低于例如为10^-5-10^-7torr时，将加热温度稳定在例如为400℃～600℃，对半导体衬底1300进行烘烤，烘烤时间例如为1～10分钟。半导体衬底1300烘烤完成之后，通入ar、n2、o2，ar：n2流量比在例如为10:2～1:1，o2流量为ar、n2流量和的例如0-5％。总气体流量是pvd沉积腔室压力维持在例如为2～8mtorr为佳。同时将半导体衬底1300加热温度设定到沉积温度，较好的沉积温度范围例如为400～600℃之间。通入反应气体，并使沉积温度稳定例如为10～60秒之后，开通溅射电源，对al靶材进行溅射，此时将在半导体衬底1300上沉积掺有o的aln结晶薄膜。溅射功率视沉积速率的要求可设定例如为1kw～10kw，溅射时间视厚度的不同设定例如为10秒～1000秒。

请一并参阅图2所示，在步骤s1302中，进一步地，采用ald工艺制备后处理层1302，例如al2o3层，ald腔体抽真空至例如为0.05mpa-0.5mpa，温度升高至例如为100℃，前驱体为三甲基铝和高纯水，沉积厚度例如为0.5-2nm，沉积时间例如为3-25min。

请一并参阅图2所示，在步骤s1303中，进一步地，在后处理层1302上制备第二缓冲层1303例如氮化镓缓冲层，氮化镓缓冲层的制备可以由两步法实现，第一步控制温度例如为450℃～600℃，压力例如为200-500torr，生长氮化镓成核层，然后升高温度至950℃-1200℃生长氮化镓三维和二维包覆层，成核层与后续三维二维氮化镓统称为氮化镓缓冲层。

请一并参阅图2所示，在步骤s1304中，最后一步生长势垒层1304例如氮化镓势垒层1304，可以控制温度例如为950℃～1300℃，压力例如为70torr～200torr，在氮化镓缓冲层上生长氮化镓势垒层1304，氮化镓势垒层1304厚度例如为50-500nm。

请一并参阅图2所示，外延结束后降温即获得氮化镓基外延片。

请一并参阅图2所示，控制温度、压力是指控制生长外延片的反应腔中的温度、压力，具体为金属有机化合物化学气相沉淀(mocvd)设备的反应腔。实现时以三甲基镓或三乙基镓作为镓源，高纯氨气作为氮源，三甲基铟作为铟源，三甲基铝作为铝源，硅烷作为硅源，四甲基锗作为锗源，二茂镁作为镁源。

请参阅图3所示，本实用新型还提供了一种基于氮化镓外延层的半导体器件，例如包括：半导体衬底1300，第一缓冲层1301、后处理层1302、第二缓冲层1303、势垒层1304、钝化层603、第一阳极接触孔613、第一阳极604、介质层605、第二阳极接触孔614、第二阳极606、阴极接触孔617、阴极607、保护层608、场板层609、阳极开孔616、阳极导通金属610、阴极开孔617和阴极导通金属611。

请参阅图3所示，其中第一缓冲层1301设置在半导体衬底1300上，后处理层1302设置在第一缓冲层1301远离半导体衬底1300的一侧，第二缓冲层1303设置在后处理层1302远离第一缓冲层1301的一侧，势垒层1304设置在第二缓冲层1303远离后处理层1302的一侧，钝化层603设置在势垒层1304远离第二缓冲层1303的一侧。第一阳极接触孔613贯穿钝化层603伸入势垒层1304，介质层605设置在钝化层603远离势垒层1304的一侧以及第一阳极接触孔613内。第二阳极接触孔614贯穿介质层605、钝化层603且伸入势垒层1304中。第一阳极604和第二阳极606包括第一金属层和第二金属层，其中第一金属层设置在介质层605远离钝化层603的一侧、且延伸至第一阳极接触孔613和第二阳极接触孔614内以覆盖位于第一阳极接触孔613底部的介质层605和第二阳极接触孔614底部，第二金属层设置在第一金属层上且填充第一阳极接触孔613和第二阳极接触孔614。阴极接触孔617贯穿介质层605和钝化层603。阴极607设置在介质层605上以及填充阴极接触孔617。保护层608设置在阳极、阴极607和介质层605上。阳极开孔616贯穿保护层608以暴露阳极。阴极开孔617贯穿保护层608以暴露阴极607。阳极导通金属610设置在保护层608远离介质层605的一侧，且阳极导通金属610填充阳极开孔616。阴极导通金属611设置在保护层608远离介质层605的一侧，且阴极导通金属611填充阴极开孔617。场板层609设置在保护层608上且位于阳极导通金属610和阴极导通金属611之间的区域内并与阳极导通金属610相连，其中阳极导通金属610、阴极导通金属611和场板层609可以通过刻蚀工艺同步形成。

请参阅图3所示，本实施例中，介质层605的材料例如为氮化硅、氧化硅和正硅酸乙酯中的一种，第一阳极接触孔613和第二阳极接触孔614例如为条形槽，第一阳极604和第二阳极606内所包含的第一金属层的材料可以是钛金属层或氮化钛金属层，第一阳极604和第二阳极606内所包含的第二金属层为多层结构，其可以包括但不限于依次层叠的钛金属层、金属铝层、金属钛层和金属氮化钛层。阴极607与第二金属层是同步形成的，例如在同一电子束蒸发工艺中形成，且均为多层金属结构。换而言之，第一阳极604和第二阳极606由层叠的第一数量金属层构成，阴极607由层叠的第二数量金属层构成，且第一数量大于所述第二数量。

请一并参阅图4所示，本实用新型还提供一种半导体器件的制备方法，所述制作方法包括如下步骤：

在步骤s601中，在半导体衬底1300上依次形成第一缓冲层、后处理层、第二缓冲层和势垒层1304；

在步骤s602中，在所述势垒层1304上形成钝化层603；

在步骤s603中，图案化所述钝化层603和所述势垒层1304，以形成第一阳极接触孔613，其中所述第一阳极接触孔613贯穿所述钝化层603且伸入所述势垒层1304；

在步骤s604中，在所述钝化层603上和所述第一阳极接触孔613内形成介质层605，并图案化所述介质层605、所述钝化层603和所述势垒层1304以形成贯穿所述介质层605、所述钝化层603且伸入所述势垒层1304的第二阳极接触孔614；

在步骤s605中，在所述介质层605上和所述第一阳极接触孔613和所述第二阳极接触孔614内形成第一金属层，并图案化所述第一金属层以得到位于第一阳极接触孔613和第二阳极接触孔614内的所述第一金属层；

在步骤s606中，图案化所述介质层605和所述钝化层603，以形成贯穿所述介质层605和所述钝化层603的阴极接触孔615；

在步骤s607中，在所述介质层605和位于所述第一阳极接触孔613和所述第二阳极接触孔614内的所述第一金属层上以及所述阴极接触孔615内形成第二金属层，并图案化所述第二金属层以得到第一阳极接触孔613和所述第二阳极接触孔614内的第二金属层和阴极607；其中所述阴极607填充所述阴极接触孔615，所述第一阳极604和所述第二阳极606内包括所述第一金属层和所述第二金属层；

在步骤s608中，在所述介质层605、所述第一阳极604、所述第二阳极606和所述阴极607上形成保护层608；

在步骤s609中，图案化所述保护层608，以形成贯穿所述保护层608的阳极开孔616和阴极开孔617分别暴露所述第一阳极604、所述第二阳极606和所述阴极607；

在步骤s610中，在所述保护层608上和所述阳极开孔616以及所述阴极开孔617内形成第三金属层，并图案化所述第三金属层以形成场板层609、填充所述阳极开孔616的阳极导通金属610和填充所述阴极开孔617的阴极导通金属611，其中所述场板层609位于所述阳极导通金属610与所述阴极导通金属611之间的区域、且与所述阳极导通金属610相连。

具体地，以制备本实施例中半导体器件为例，在步骤s301中，采用例如氢氟酸溶液处理去除半导体衬底1300的表面的氧化层，然后通过pvd工艺沉积第一缓冲层1301例如单层氮化铝缓冲层，厚度区间例如为10-300nm，具体地，将外延级的衬底(此处例如采用si衬底)放置于sic材质的托盘上，将托盘放入pvd溅射机台，并传送至机台沉积腔室。衬底放入后，对沉积腔室进行抽真空，抽真空的同时开始对衬底进行加热升温。本底真空抽至低于例如为10^-5-10^-7torr时，将加热温度稳定在例如为400℃～600℃，对衬底进行烘烤，烘烤时间例如为1～10分钟。衬底烘烤完成之后，通入ar、n2、o2，ar：n2流量比在例如为10:2～1:1，o2流量为ar、n2流量和的例如0-5％。总气体流量是pvd沉积腔室压力维持在例如为2～8mtorr为佳。同时将衬底加热温度设定到沉积温度，较好的沉积温度范围例如为400～600℃之间。通入反应气体，并使沉积温度稳定例如为10～60秒之后，开通溅射电源，对al靶材进行溅射，此时将在衬底上沉积掺有o的aln结晶薄膜。溅射功率视沉积速率的要求可设定例如为1kw～10kw，溅射时间视厚度的不同设定例如为10秒～1000秒。

在步骤s601中，进一步地，采用原子淀积技术(ald)工艺制备后处理层1302，例如al2o3层，ald腔体抽真空至例如为0.05mpa-0.5mpa，温度升高至例如为100℃，前驱体为三甲基铝和高纯水，沉积厚度例如0.5-2nm，沉积时间例如为3-25min。

在步骤s601中，利用pvd工艺在后处理层1302上制备第二缓冲层1303例如氮化镓缓冲层，氮化镓缓冲层的制备可以由两步法实现，第一步控制温度例如为450℃～600℃，压力例如为200-500torr，生长氮化镓成核层，然后升高温度至950℃-1200℃生长氮化镓三维和二维包覆层，成核层与后续三维二维氮化铝镓统称为氮化镓缓冲层。

在步骤s601中，利用pvd工艺生长势垒层1304例如氮化镓势垒层1304，可以控制温度例如为950℃～1300℃，压力例如为70torr～200torr，在氮化镓缓冲层上生长氮化镓势垒层1304，氮化镓势垒层1304厚度例如为50-500nm。

在步骤s602中，采用但不限制于化学气相沉积工艺在氮化铝镓层上沉积氮化硅钝化层603。

在步骤s603中，图案化氮化硅钝化层603和氮化铝镓层以形成第一阳极接触孔613，其中第一阳极接触孔613贯穿氮化硅钝化层603且伸入氮化铝镓层。更具体地，图案化氮化硅钝化层603和氮化铝镓层以形成第一阳极接触孔613的步骤例如为：在氮化硅钝化层603涂上光刻胶，对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀氮化硅钝化层603和氮化铝镓层形成第一阳极接触孔613，其中第一阳极接触孔613为条形槽。

在步骤s604中，在氮化硅钝化层603上和第一阳极接触孔613内形成介质层605，并图案化介质层605、氮化硅钝化层603和氮化铝镓层以形成贯穿介质层605、氮化硅钝化层603且伸入氮化铝镓层的第二阳极接触孔614。更具体地，介质层605材料例如为氮化硅、氧化硅和正硅酸乙酯中的一种，而图案化介质层605、氮化硅钝化层603和氮化铝镓层以形成贯穿介质层605、氮化硅钝化层603且伸入氮化铝镓层的第二阳极接触孔614的步骤例如包括：在介质层605上涂上光刻胶，对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀介质层605、氮化硅钝化层603和氮化铝镓层以形成第二阳极接触孔614。第一阳极接触孔613和第二阳极接触孔614所在区域组成阳极区域az，第一阳极604和第二阳极606分别填充第一阳极接触孔613和第二阳极接触孔614。

在步骤s605中，在介质层605上和第二阳极接触孔614内形成第一金属层，并图案化所述第一金属层以得到位于阳极区域az内的第一金属层。更具体地，得到位于阳极区域az内的第一金属层的具体步骤可为：在第二阳极接触孔614内和介质层605上采用但不限于磁控溅射镀膜工艺沉积金属形成第一金属层，第一金属层的材料可以是氮化钛和钛中的一种，在第一金属层上涂光刻胶，然后对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀第一金属层去除阳极区域az之外的第一金属层，以得到位于阳极区域az内的第一金属层。

在步骤s606中，图案化介质层605和氮化硅钝化层603，以形成贯穿介质层605和氮化硅钝化层603的阴极接触孔615。更具体地，图案化介质层605和氮化硅钝化层603，以形成贯穿介质层605和氮化硅钝化层603的阴极接触孔615的步骤具体可为：在介质层605上涂光刻胶，然后对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀介质层605和氮化硅钝化层603，直至露出氮化铝镓层的表面为止，形成阴极接触孔615，并去除残余的图案化光阻层。

在步骤s607中，在介质层605和位于阳极区域az内的第一金属层上以及阴极接触孔615内形成第二金属层，并图案化所述第二金属层以得到第一阳极604和第二阳极606的第二金属层和阴极607，其中阴极607填充阴极接触孔615。更具体地，得到第一阳极604、第二阳极606和阴极607具体步骤可为：在介质层605、位于阳极区域az内的第一金属层和阴极接触孔615内采用但不限于采用电子束蒸发金属的工艺依次淀积钛金属层、金属铝层、金属钛层和金属氮化钛层，以形成第二金属层，即第二金属层为层叠的多层金属结构，包括但不限于钛金属层、金属铝层、金属钛层和金属氮化钛层，然后对第二金属层进行光刻及刻蚀工艺，形成第一阳极604、第二阳极606的第二金属层和阴极607，更具体地，第一阳极604和第二阳极606包括位于阳极区域az内的第一金属层和第二金属层。

在步骤s608中，在介质层605、第一阳极604、第二阳极606以及阴极607上形成保护层608。

在步骤s609中，图案化保护层608，以形成贯穿保护层608的阳极开孔616和阴极开孔617分别暴露第一阳极604、第二阳极606和阴极607。更具体地，图案化保护层608以形成贯穿保护层608的阳极开孔616和阴极开孔617的步骤具体可为：在保护层608上涂光刻胶，然后对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀保护层608，直至暴露第一阳极604、第二阳极606和阴极607为止，形成阳极开孔616和阴极开孔617，并去除残余的图案化光阻层。

在步骤s610中，在保护层608上和阳极开孔616以及阴极开孔617内形成第三金属层，并图案化第三金属层以形成场板层609、填充阳极开孔616的阳极导通金属610和填充阴极开孔617的阴极导通金属611。更具体地，形成阳极导通金属610、阴极导通金属611和场板的步骤具体为：在保护层608上采用但不限于采用电子束蒸发金属的工艺淀积形成第三金属层，第三金属层材料例如是铜铝化硅(alsicu)，然后对第三金属层进行光刻(涂胶、曝光和显影)及刻蚀工艺，形成阳极导通金属610、阴极导通金属611和场板。其中场板层609位于阳极导通金属610与阴极导通金属611之间的区域以及位于阳极区域az之外、且与阳极导通金属610相连。

综上所述，本实施例提供一种半导体器件的制备方法，通过在在氮化硅钝化层603的表面和第一阳极接触孔613内淀积一层介质材料形成介质层605，增大了阳极的面积，极大的减小了反向漏电，这层介质层可以与ganhemt的栅介质层同时形成，与cmos工艺线兼容。再者，通过设置阳极导通金属610、阴极导通金属611和场板层609，从而扩展了半导体器件的耗尽区，均衡了电场分布，减少了主肖特基结的电场强度，从而提高了半导体器件耐压。

请参阅图5所示，本发明还提供了一种基于氮化镓外延层的半导体器件，包括：半导体衬底1300，第一缓冲层1301、后处理层1302、第二缓冲层1303、势垒层1304、介质层705、源极704、漏极706和栅极707。

请参阅图5所示，其中第一缓冲层1301设置在半导体衬底1300上，后处理层1302设置在第一缓冲层1301远离半导体衬底1300的一侧，第二缓冲层1303设置在后处理层1302远离第一缓冲层1301的一侧，势垒层1304设置在第二缓冲层1303远离后处理层1302的一侧，所述势垒层1304具有比所述第二缓冲层1303带隙宽的带隙，并在所述沟道中引起2d电子气(2deg)。介质层705设置在势垒层1304远离第二缓冲层1303的一侧。源极704、漏极706和栅极707设置在介质层705中，源极704、漏极706和栅极707分别贯穿介质层705与势垒层1304连接，而一部分突出于介质层705顶部，其中栅极707伸入势垒层1304中直达势垒层1304底部，栅极707呈锥形结构，锥形上下边之比为1：2-1：4。

请参阅图5所示，在上述实施例的基础上，本实施例中源极704、漏极706由第三金属层组成，第三金属层依次包括第一钛金属层、铝金属层、第二钛金属层和氮化钛层。栅极707由第四金属层组成，第四金属层为镍、金合金。

请参阅图5所示，本发明可以通过pvd生长第一缓冲层1301及后处理层1302，获得质量较好的第一缓冲层1301，方便后续氮化镓基半导体器件的制备和应用。

请一并参阅图6所示，本实施例还提供了一种半导体器件的制备方法，具体步骤如下：

在步骤701中，在半导体衬底1300上，例如依次沉积氮化铝第一缓冲层1301、氧化铝后处理层1302、氮化铝镓第二缓冲层1303和氮化镓势垒层1304，从而获得氮化镓基外延片。

在步骤702中，然后可以采用等离子体增强化学气相电积方法，在氮化镓基外延片的表面上沉积一层氧化铪(hfo2)，形成介质层705。其中，氧化铪的厚度例如可为2000埃。

在步骤703中，对所述介质层705进行干法刻蚀，形成相对设置的源极704接触孔和漏极706接触孔。

在步骤704中，在源极704接触孔和漏极706接触孔内、以及介质层705的表面上沉积第一金属。具体地，可以采用磁控溅射镀膜工艺，在源极704接触孔和漏极706接触孔内、以及介质层705的表面上，依次沉积第一钛金属层、铝金属层、第二钛金属层和氮化钛层，以形成第一金属层，其中第一钛金属层的厚度可例如为200埃，铝金属层的厚度可例如为1200埃，第二钛金属层的厚度可例如为200埃，氮化钛层的厚度可例如为200埃。对第一金属进行光刻和刻蚀，从而暴露介质层705的部分表面。其中光刻的程序包括了涂胶、曝光和显影。如此，源极704接触孔上的第一金属层构成了器件的源极704，漏极706接触孔上的第一金属层构成了器件的漏极706。

在步骤705中，对暴露的介质层705的部分表面和氮化镓层进行干法刻蚀，形成栅极707接触孔。栅极707接触孔完全的穿透了介质层705，并穿过氮化镓层直达氮化镓层的底部，栅极707呈锥形结构，锥形上下边之比为1：2-1：4。

在步骤706中，采用磁控溅射镀膜工艺，在栅极707接触孔中沉积一层氮化硅层，所述氮化硅层不高于所述栅极707接触孔，然后再在所述氮化硅层上、以及栅极707接触孔的外边缘沉积ni/au作为第二金属，ni/au金属厚度比为0.01～0.04μm/0.08～0.4μm，从而构成了栅极707。故此，该栅极707是一种具有多种材料的复合结构。

以上公开的本实用新型优选实施例只是用于帮助阐述本实用新型。优选实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本实用新型。本实用新型仅受权利要求书及其全部范围和等效物的限制。