焊盘结构及半导体器件的制作方法

本实用新型涉及半导体制造技术领域，尤其涉及一种焊盘结构及半导体器件。

背景技术：

在动态随机存储器(dynamicrandomaccessmemory，dram)等半导体器件的后段封装制程中，通常需要在半导体芯片表面形成焊盘结构，用于进行探针测试和与封装连线(bonding)。然而，当前在进行探针测试的过程中，由于探针与焊盘结构的接触，会导致焊盘结构表面的刮伤或者在焊盘结构表面引入微尘，导致在后续进行封装连线时，容易拉扯金属线路进而导致打线脱落，影响半导体器件的良率，甚至是导致半导体器件的报废。

因此，如何减小探针测试对封装连线的影响，改善半导体器件的良率，是目前亟待解决的技术问题。

技术实现要素：

本实用新型提供一种焊盘结构及半导体器件，用于解决现有的半导体器件在封装制程中易出现与外部连线连接失败的问题，以改善半导体器件的良率，提高半导体器件的性能稳定性。

为了解决上述问题，本实用新型提供了一种焊盘结构，包括：

焊盘本体，包括相对分布的上表面和下表面，所述下表面用于与芯片的内部电路电连接；

沟槽，自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域和焊接区域；

保护层，至少覆盖于所述沟槽的底壁。

可选的，所述沟槽贯穿所述焊盘本体，所述保护层用于覆盖位于所述沟槽底部的所述芯片表面；

在所述上表面上，所述沟槽的边缘与所述焊盘本体的边缘之间具有一间隙，以实现所述测试区域与所述焊接区域在所述上表面上的电连接。

可选的，所述沟槽的深度小于所述焊盘本体的厚度，所述保护层覆盖于所述沟槽底部的所述焊盘本体表面。

可选的，所述保护层包括：

第一保护层，至少覆盖所述沟槽的底壁；

第二保护层，覆盖所述第一保护层。

可选的，所述保护层覆盖所述沟槽的底壁和侧壁。

可选的，在所述上表面上，所述沟槽沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。

为了解决上述问题，本实用新型还提供了一种半导体器件，包括：

芯片；

如上述任一项所述的焊盘结构，所述焊盘本体的下表面与所述芯片的内部电路电连接。

可选的，所述保护层至少覆盖所述沟槽的底壁和除形成有所述焊盘结构之外的所述芯片表面。

本实用新型提供的焊盘结构及半导体器件，通过在焊盘本体上形成沟槽，一方面，分隔了测试区域与焊接区域，避免了因探针测试而导致的封装连线易失败的问题，改善了半导体器件的良率；另一方面，形成保护层覆盖所述沟槽的底壁，遮盖了所述测试区域与所述焊接区域之间的芯片表面，避免了外界环境对所述测试区域与所述焊接区域之间的芯片的损伤，进一步提高了半导体器件的良率和性能稳定性。

附图说明

附图1是本实用新型第一具体实施方式中焊盘结构的截面示意图；

附图2是本实用新型第一具体实施方式中焊盘结构的俯视结构示意图；

附图3是本实用新型第一具体实施方式中焊盘结构的形成方法流程图；

附图4a-4f是本实用新型第一具体实施方式在形成焊盘结构和半导体器件的过程中主要的工艺截面示意图；

附图5是本实用新型第一具体实施方式中半导体器件的形成方法流程图；

附图6是本实用新型第二具体实施方式中焊盘结构的截面示意图。

具体实施方式

下面结合附图对本实用新型提供的焊盘结构及半导体器件的具体实施方式做详细说明。

第一具体实施方式

本具体实施方式提供了一种焊盘结构，附图1是本实用新型第一具体实施方式中焊盘结构的截面示意图，附图2是本实用新型第一具体实施方式中焊盘结构的俯视结构示意图。如图1、图2所示，本具体实施方式提供的焊盘结构，包括：

焊盘本体20，包括相对分布的上表面和下表面，所述下表面用于与芯片10的内部电路101电连接；

沟槽13，自所述上表面向所述焊盘本体20的内部延伸，将所述焊盘本体20分隔为测试区域12和焊接区域11；

保护层，至少覆盖于所述沟槽13的底壁。

具体来说，所述焊盘本体20的材料为导电材料，例如金属材料。当所述焊盘本体20的材料为金属材料时，可以为铜、铝、钨中的任一种单一金属材料或者两种以上形成的合金材料。所述焊盘本体20的形状可以为矩形，举例来说，所述焊盘本体沿x轴方向的长度与沿y轴方向的宽度之间的比值可以为(1:1)～(2:1)。所述沟槽13自所述焊盘本体20的上表面沿z轴方向向所述焊盘本体20的内部延伸，从而将所述焊盘本体20分割为所述测试区域12和所述焊接区域11，且所述测试区域12和所述焊接区域11沿x轴方向分布于所述沟槽13的相对两侧。所述测试区域12表面具有探针标记，用于进行探针测试；所述焊接区域11用于与外部线路14(例如金线)电连接。在采用探针15对所述测试区域12进行测试时，所述探针15还可以落在所述沟槽13内，所述沟槽13的侧壁还能够阻挡所述探针15对所述焊接区域11的损伤；所述沟槽13内的所述保护层还可以防止对芯片的损伤，例如避免因探针直接扎到所述芯片表面而在所述芯片表面产裂纹的问题。所述焊接区域11与所述测试区域12的相对面积大小，本领域技术人员可以根据实际需要进行设置，例如根据探针测试的要求、与外部电路连接的打线要求，本具体实施方式对此不作限定。

在本具体实施方式中，将所述测试区域12与所述焊接区域11分隔开，可以避免由于探针测试造成的损伤(例如所述探针15造成的刮伤、产生的微尘)对后续打线造成的不良影响(例如打线脱落)，所述保护层覆盖于所述沟槽13的底壁表面，避免了由于所述沟槽13的设置而导致所述焊接区域11与所述测试区域12之间的所述芯片10的暴露，确保了具有所述焊盘结构的半导体器件的性能稳定性。在本具体实施方式中，所述保护层可以仅覆盖于所述沟槽13的底壁，还可以同时覆盖所述沟槽13的底壁和部分侧壁。在本具体实施方式中，所述保护层的顶面位于所述沟槽13的顶面之下或者与所述沟槽13的顶面平齐，即所述保护层的高度小于或者等于所述沟槽13的深度。

在其他具体实施方式中，所述保护层的顶面位于所述沟槽的顶面之上，即所述保护层的高度大于所述沟槽的深度，此时，所述保护层与所述焊盘本体的上表面相互独立，即所述保护层不覆盖所述焊盘本体的上表面，所述保护层的边缘与所述测试区域12和所述焊接区域11之间均存在间隙。

本领域技术人员可以根据实际需要设置所述沟槽13沿z轴方向的深度，例如根据所述焊盘本体20的厚度、后续与外部线路连接的要求等。可选的，所述沟槽13的深度为100nm～2μm。例如，在一个实施例中，所述沟槽13的深度可以为100nm～200nm、200nm～400nm、或者400nm～800nm；在另一个实施例中，所述沟槽13的深度可以为900nm～1.5μm、或者1.5μm～2μm。

本具体实施方式对所述沟槽13的具体形状不作限定，本领域技术人员可以根据实际需要进行选择。为了简化所述焊盘结构的形成工艺，可选的，所述沟槽13沿平行于所述上表面方向的截面形状为矩形、圆形或者椭圆形。

可选的，所述沟槽13贯穿所述焊盘本体20，所述保护层用于覆盖位于所述沟槽13底部的所述芯片10表面；

在所述上表面上，所述沟槽13的边缘与所述焊盘本体20的边缘之间具有一间隙，以实现所述测试区域12与所述焊接区域11在所述上表面上的电连接。

具体来说，所述沟槽13沿z轴方向(垂直于所述焊盘本体20的方向)贯穿所述焊盘本体20，即所述沟槽13的深度与所述焊盘本体20的厚度相同。位于所述测试区域12与所述焊接区域11之间的所述芯片10的表面自所述沟槽13暴露，所述保护层覆盖于所述焊接区域11与所述测试区域12之间暴露的所述芯片10表面。如图2所示，所述沟槽13的边缘与所述焊盘本体20的边缘之间具有一宽度为d的间隙21，形成用于连接所述焊接区域11与所述测试区域12的细颈区，从而进一步降低所述焊盘结构内部的电阻。

本具体实施方式中所述保护层可以为单一层，也可以为多层堆叠结构。为了简化所述焊盘结构的形成工艺，同时提高对所述测试区域12与所述焊接区域11之间的所述芯片10表面的遮蔽效果，可选的，所述保护层包括：

第一保护层16，至少覆盖所述沟槽13的底壁；

第二保护层17，覆盖所述第一保护层16。

可选的，所述保护层覆盖所述沟槽13的底壁和侧壁。

具体来说，所述第一保护层16覆盖所述沟槽13的侧壁及底壁，所述第二保护层17覆盖于所述第一保护层16表面。所述第一保护层16的材料与所述第二保护层17的材料之间优选为具有较高的刻蚀选择比，例如刻蚀选择比大于或等于3，以便于简化所述焊盘结构的形成工艺。

可选的，在所述上表面上，所述沟槽13沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。

举例来说，以y轴方向为第一方向、x轴方向为第二方向。所述沟槽13为矩形，且所述沟槽13沿y轴方向的长度l可以为30μm～80μm、沿x轴方向的宽度w为0.5μm～20μm。

不仅如此，本具体实施方式还提供了一种焊盘结构的形成方法，附图3是本实用新型第一具体实施方式中焊盘结构的形成方法流程图，附图4a-4f是本实用新型第一具体实施方式在形成焊盘结构的过程中主要的工艺截面示意图，本具体实施方式形成的焊盘结构的示意图可参见图1、图2。如图1-图3、图4a-图4f所示，本具体实施方式提供的焊盘结构的形成方法，包括如下步骤：

步骤s31，形成焊盘本体20，所述焊盘本体20包括相对分布的上表面和下表面，所述下表面用于与芯片10的内部电路101电连接；

步骤s32，形成沟槽13于所述焊盘本体20的上表面，所述沟槽13自所述上表面向所述焊盘本体20的内部延伸，将所述焊盘本体20分隔为测试区域12和焊接区域11，如图4c所示。

可选的，还包括如下步骤：

提供焊盘基底层40；

形成光阻层41于所述焊盘基底层40表面，所述光阻层41中具有暴露所述焊盘基底层40的开口411，如图4a所示；

刻蚀所述焊盘基底层40，同时形成所述焊盘本体20和所述沟槽13，如图4c所示。

具体来说，可以采用物理气相沉积工艺或者原子层沉积工艺沉积导电材料于一芯片10表面，形成所述焊盘基底层40。所述导电材料可以为金属材料，例如铜、铝、钨中的任一种单一金属材料或者两种以上形成的合金材料。在形成覆盖所述芯片10表面的所述焊盘基底层40之后，于所述焊盘基底层40表面定义焊盘区域，并形成覆盖所述焊盘区域的所述光阻层41，所述光阻层41中具有一暴露所述焊盘基底层40的开口411。接着，采用干法刻蚀工艺刻蚀未被所述光阻层41覆盖的所述焊盘基底层40，同时形成所述焊盘本体20和所述沟槽13，如图4b所示。之后，去除所述光阻层41，形成如图4c所示的结构。

步骤s33，形成至少覆盖所述沟槽13的底壁的保护层。

可选的，形成至少覆盖所述沟槽13的底壁的保护层的具体步骤包括：

形成第一保护层16，所述第一保护层16覆盖所述焊盘本体20的侧壁和上表面、以及所述沟槽13的内壁，如图4d所示；

形成第二保护层17，所述第二保护层17覆盖位于所述焊盘本体20的侧壁表面和位于所述沟槽13的底壁表面的第一保护层16，如图4e所示；

以所述第二保护层17为掩模刻蚀所述第一保护层16，均残留于所述沟槽13内的所述第一保护层16和所述第二保护层17共同作为所述保护层，如图4f所示。

可选的，所述沟槽13贯穿所述焊盘本体20，所述保护层用于覆盖位于所述沟槽13底部的所述芯片10表面；

在所述上表面上，所述沟槽13的边缘与所述焊盘本体20的边缘之间具有一间隙21，以实现所述测试区域12与所述焊接区域11在所述上表面上的电连接。

具体来说，在形成所述焊盘结构之后，沉积钝化材料于所述焊盘本体20表面(包括所述焊盘本体20的上表面和侧壁)、所述沟槽13内壁，形成如图4d所示的第一保护层16；之后，于覆盖所述焊盘本体20的侧壁和所述沟槽13底壁的所述第一保护层16表面沉积绝缘材料，形成所述第二保护层17；接着，以所述第二保护层17为掩膜刻蚀所述第一保护层16，去除所述焊盘本体20上表面的所述第一保护层16，残留于所述沟槽13内的所述第一保护层16和位于所述沟槽13内的所述第二保护层17共同作为所述保护层。为了能够充分去除覆盖于所述焊盘本体20上表面的所述第一保护层42，所述钝化材料与所述绝缘材料之间应该具有较高的刻蚀选择比，例如刻蚀选择比大于或等于3。

在本具体实施方式中，以所述第二保护层17为掩膜刻蚀所述第一保护层16之后，残留的所述第一保护层16完全不覆盖所述焊盘本体20的上表面。在其他具体实施方式中，刻蚀后残留的所述第一保护层16还可以覆盖所述测试区域12的上表面远离所述沟槽13一侧的边缘区域、以及所述焊接区域11的上表面远离所述沟槽13一侧的边缘区域。

本领域技术人员可以通过调整刻蚀气体的用量以及刻蚀时间，控制形成的所述沟槽13的深度。可选的，所述沟槽13的深度为100nm～2μm。

可选的，在所述上表面上，所述沟槽13沿第一方向延伸的长度为30μm～80μm、沿与所述第一方向垂直的第二方向上的宽度为0.5μm～20μm。

本具体实施方式对所述沟槽13的具体形状不作限定，本领域技术人员可以根据实际需要进行选择。为了简化所述焊盘结构的形成工艺，可选的，所述沟槽13沿平行于所述上表面方向的截面形状为矩形、圆形或者椭圆形。

不仅如此，本具体实施方式还提供了一种半导体器件，本具体实施方式提供的半导体器件的结构可参见图1和图2。如图1、图2所示，本具体实施方式提供的半导体器件，包括：

芯片10；

如上述任一项所述的焊盘结构，所述焊盘本体20的下表面与所述芯片10的内部电路101电连接。

可选的，所述保护层至少覆盖所述沟槽13的底壁和除形成有所述焊盘结构之外的所述芯片10表面。

不仅如此，本具体实施方式还提供了一种半导体器件的形成方法，附图5是本实用新型第一具体实施方式中半导体器件的形成方法流程图，附图4a-4f是本实用新型第一具体实施方式在形成半导体器件的过程中主要的工艺截面示意图，本具体实施方式形成的半导体器件的结构可参见图1、图2。如图1、图2、图4a-图4f和图5所示，本具体实施方式提供的半导体器件的形成方法，包括如下步骤：

步骤s51，提供芯片10；

步骤s52，采用如上述任一项所述的焊盘结构的形成方法形成焊盘结构于所述芯片10表面，所述焊盘本体20的下表面与所述芯片10的内部电路101电连接。

可选的，所述保护层至少覆盖所述沟槽13的底壁和除形成有所述焊盘结构之外的所述芯片10表面。

本具体实施方式提供的焊盘结构及半导体器件，通过在焊盘本体上形成沟槽，一方面，分隔了测试区域与焊接区域，避免了因探针测试而导致的封装连线易失败的问题，改善了半导体器件的良率；另一方面，形成保护层覆盖所述沟槽的底壁，遮盖了所述测试区域与所述焊接区域之间的芯片表面，避免了外界环境对所述测试区域与所述焊接区域之间的芯片的损伤，进一步提高了半导体器件的良率和性能稳定性。

第二具体实施方式

本具体实施方式提供了一种焊盘结构及其形成方法、半导体器件及其形成方法，附图6是本实用新型第二具体实施方式中焊盘结构的截面示意图。对于与第一具体实施方式相同之处，本具体实施方式不再赘述，以下主要叙述与第一具体实施方式的不同之处。如图6所示，本具体实施方式提供的焊盘结构包括：

焊盘本体，包括相对分布的上表面和下表面，所述下表面用于与芯片60的内部电路601电连接；

沟槽63，自所述上表面向所述焊盘本体的内部延伸，将所述焊盘本体分隔为测试区域62和焊接区域61；

保护层，至少覆盖于所述沟槽63的底壁。

可选的，所述沟槽63的深度小于所述焊盘本体的厚度，所述保护层覆盖于所述沟槽13底部的所述焊盘本体表面。

在本具体实施方式中，所述沟槽63沿z轴方向的深度小于所述焊盘本体的厚度，即所述沟槽13未贯穿所述焊盘本体，使得所述测试区域62与所述焊接区域61通过位于所述沟槽63底部的所述焊盘本体电连接，避免了所述焊接区域61与所述测试区域62之间完全隔断而在所述焊盘结构内部产生的额外电阻，确保了具有所述焊盘结构的半导体器件的性能稳定性。

由于所述沟槽63未贯穿所述焊盘本体，因此，所述沟槽63的边缘可以与所述焊盘本体的边缘重合，即所述沟槽63沿y轴方向的长度可以与所述焊盘本体沿y轴方向的宽度相等。

在其他具体实施方式中，为了进一步降低所述焊盘结构内部的电阻，在所述上表面上，所述沟槽63的边缘与所述焊盘本体的边缘之间具有一间隙，以实现所述测试区域12与所述焊接区域11在所述上表面上的电连接。

可选的，所述保护层包括：

第一保护层66，至少覆盖所述沟槽63的底壁；

第二保护层67，覆盖所述第一保护层66。

在具有本具体实施方式提供的焊盘结构的半导体器件中，所述焊盘本体的下表面与所述芯片60的内部电路601电连接，所述保护层覆盖于所述沟槽13底部的所述焊盘本体表面。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。