扇出型三维封装结构的制作方法

本实用新型涉及扇出型封装技术领域，具体涉及一种扇出型封装结构的制备方法及采用该方法制得的扇出型三维封装结构。

背景技术：

近几年来，先进的封装技术已在ic制造行业开始出现，如多芯片模块(mcm)就是将多个ic芯片按功能组合进行封装，特别是三维(3d)封装首先突破传统的平面封装的概念，组装效率高达200％以上。首先，单个封装体内可以堆叠多个芯片，实现了存储容量的倍增，业界称之为叠层式3d封装；其次，芯片直接互连，互连线长度显著缩短，信号传输得更快且所受干扰更小；再者，多个不同功能芯片堆叠在一起，使单个封装体实现更多的功能，从而形成系统芯片封装新思路；最后，采用3d封装的芯片还有功耗低、速度快等优点。总之，三维封装可以使电子信息产品的尺寸和重量减小数十倍。

然而，在三维堆叠封装技术中，芯片的堆叠时经常将芯片放在薄膜基板上，然后对薄膜基板进行堆叠，封装高度较高，同时在i/o接口的互联方面，建立rdl层的成本较高。而芯片在减薄之后，背面会有一层双面粘结胶带，本实用新型正是利用减薄芯片背面的双面粘结胶带对芯片进行堆叠，可以有效降低封装高度；同时采用打引线的方法可以大大降低封装成本。

技术实现要素：

本实用新型的目的在于提供一种封装高度和封装成本均降低的扇出型封装结构。

为达此目的，本实用新型采用以下技术方案：

提供一种扇出型三维封装结构，包括：

埋入材料，所述埋入材料上间隔开设有沿所述埋入材料的厚度方向贯穿所述埋入材料的第一通孔和第二通孔；

第一塑封层、位于所述第一通孔内的第一芯片以及位于所述第二通孔内的导电柱，所述第一芯片和所述导电柱封装于所述第一塑封层内，且所述第一芯片的正面朝向所述第一塑封层；

位于所述埋入材料一侧的第二塑封层和第二芯片，所述第二芯片的背面通过双面粘结胶带与所述第一芯片的背面粘结，所述第二芯片的i/o接口通过引线与所述导电柱连接，所述第二芯片封装于所述第二塑封层内；

金属凸块，所述金属凸块通过电连接结构与所述第一芯片的i/o接口和所述导电柱连接。

作为扇出型三维封装结构的一种优选方案，所述第一塑封层上开设有分别供所述第一芯片的i/o接口和所述导电柱的一端外露的盲孔，所述电连接结构包括位于所述盲孔内和所述第一塑封层上的种子层和位于所述种子层上的重布线层，所述金属凸块与所述重布线层的焊盘区焊接。

作为扇出型三维封装结构的一种优选方案，所述种子层和所述重布线层具有使部分所述第一塑封层外露的图形化孔；

还包括介电层，所述介电层贴于所述重布线层的非焊盘区和所述图形化孔内。

作为扇出型三维封装结构的一种优选方案，所述介电层为abf或pi材料。

作为扇出型三维封装结构的一种优选方案，所述导电柱为cu、ag或au材质中的任一种。

作为扇出型三维封装结构的一种优选方案，所述双面粘结胶带为daf或者环氧树脂胶。

作为扇出型三维封装结构的一种优选方案，所述埋入材料为fr4、fr5或者bt材料。

本实用新型的有益效果：本实用新型将两种芯片背对背粘结、堆叠并进行封装，有效地降低了扇出型三维封装结构的封装高度，同时对i/o接口密度较高的芯片采用打引线的方式进行互联，降低了扇出型三维封装结构的生产成本。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型一实施例所述的扇出型三维封装结构的制备方法的流程图。

图2是本实用新型一实施例所述的步骤s7的具体步骤的流程图。

图3是本实用新型一实施例所述的埋入材料开孔后的剖视图。

图4是本实用新型一实施例所述的埋入材料贴于承载胶上的剖视图。

图5是本实用新型一实施例所述的埋入材料上贴装第一芯片和植入导电柱后的剖视图。

图6是本实用新型一实施例所述的埋入材料上制作第一塑封层后的剖视图。

图7是本实用新型一实施例所述的埋入材料上贴装第二芯片并打引线后的剖视图。

图8是本实用新型一实施例所述的埋入材料上制作第二塑封层后的剖视图。

图9是本实用新型一实施例所述的埋入材料上制作种子层和重布线层后的剖视图。

图10是本实用新型一实施例所述的贴装介电层并植入金属凸块后的剖视图。

图11是本实用新型一实施例所述的扇出型三维封装结构的剖视图。

图中：

1、埋入材料；1-1、第一通孔；1-2、第二通孔；2、第一芯片；3、导电柱；4、第一塑封层；5、第二芯片；6、引线；7、第二塑封层；8、电连接结构；9、金属凸块；10、第一承载胶；11、介电层；12、第二承载胶；13、第三承载胶。

具体实施方式

下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。

其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本专利的限制；为了更好地说明本实用新型的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

本实用新型实施例的附图中相同或相似的标号对应相同或相似的部件；在本实用新型的描述中，需要理解的是，若出现术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

在本实用新型的描述中，除非另有明确的规定和限定，若出现术语“连接”等指示部件之间的连接关系，该术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个部件内部的连通或两个部件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

如图1所示，本实施例提供一种扇出型三维封装结构的制备方法，包括以下步骤：

s1、提供埋入材料1，在所述埋入材料1上开设沿厚度方向贯穿埋入材料1的第一通孔1-1和第二通孔1-2，开孔后的埋入材料1如图3所示；然后在埋入材料1沿其厚度方向的一侧贴上第一承载胶10，如图4所示，以便于将第一芯片2初步固定于第一通孔1-1内以及导电柱3的植入。可选地，埋入材料1为fr4、fr5或者bt材料；具体地，先在埋入材料1上根据预封装的第一芯片2的尺寸开设第一通孔1-1，然后根据导电柱3的植入位置开设第二通孔1-2；

s2、提供第一芯片2，将所述第一芯片2贴装于所述第一通孔1-1内，并在第二通孔1-2内植入导电柱3，如图5所示；其中，第一芯片2可以通过第一承载胶10初步固定于第一通孔1-1内，导电柱3插入第二通孔1-2内并通过第一承载胶10初步固定；可选地，导电柱3的材料为铜、银、金或镍铬合金；

s3、采用塑封料于埋入材料1靠近第一芯片2的正面的一侧进行塑封，形成覆盖埋入材料1、第一芯片2以及导电柱3的第一塑封层4，如图6所示；具体地，第一塑封层4覆盖第一芯片2、导电柱3以及埋入材料1远离第一芯片2背面的所有的面。

s4、拆除第一承载胶10并翻转第一塑封层4，然后将翻转的第一塑封层4固定；具体地，第一塑封层4通过第二承载胶12贴装固定于承载平台上；

s5、提供第二芯片5，将第二芯片5贴装于第一芯片2的背面，并使第二芯片5的正面朝向远离第一芯片2的一侧，采用引线6连接第二芯片5的i/o接口和导电柱3，如图7所示；

s6、采用塑封料于埋入材料1远离第一塑封层4的一侧进行塑封，形成覆盖埋入材料1、第二芯片5以及引线6的第二塑封层7，如图8所示；第二塑封层7位于埋入材料1靠近第一芯片2背面的一面并覆盖第二芯片5及引线6。

s7、在第一塑封层4上制作种子层和重布线层，并在重布线层的焊盘区植入金属凸块9，如图9和图10所示。可选地，金属凸块9为锡焊料、银焊料或者金锡合金焊料，本实施例优选为锡焊料制成的锡球，锡球焊接植入在重布线层的焊盘区，以实现第一芯片2和第二芯片5的电性引出；具体地，在制作种子层之前需要再次翻转经过二次塑封后的封装件，将该封装件通过第三承载胶13贴装固定于承载平台上，如图9所示，第二塑封层7远离第一塑封层4的一侧通过该第三承载胶13贴装固定于承载平台上。

拆除第三承载胶13之后，即制得如图11所示的扇出型三维封装结构。

可选地，封装料的材料包括聚酰亚胺、硅胶和emc(epoxymoldingcompound，环氧塑封料)，本实施例优选emc，可以提高第一芯片2、第二芯片5的封装结构稳定性，起到保护芯片的作用。

本实施例中，如无特殊说明，术语“覆盖”均指包裹住某个部件与其他部件非接触的外表面。

本实施例通过在埋入材料1上开设第一通孔1-1和第二通孔1-2，并将第一芯片2安装于第一通孔1-1内以及在第二通孔1-2内植入导电柱3并采用塑封料进行封装，降低了第一芯片2的封装高度，随后将第二芯片5背对背贴合于第一芯片2的背面，采用打引线的方式电连接第二芯片5的i/o接口和导电柱3后进行封装，节省了电镀时间；最后将第一芯片2和第二芯片5的电信号通过金属凸块9引出。与现有技术相比，有效降低了扇出型三维封装结构的封装高度和生产成本。

于本实施例的步骤s2中，第一芯片2为减薄后的芯片，其背面具有双面粘结胶带，塑封形成第一塑封层4后拆除第一承载胶10，然后将步骤s5中的第二芯片5通过双面粘结胶带贴于第一芯片2的背面。

具体地，步骤s2中的第一芯片2采用以下步骤进行减薄处理：

提供一晶圆，在晶圆的正面贴上研磨胶带，然后对晶圆的背面进行研磨减薄处理；

拆除研磨胶带，在晶圆的背面贴上划片用的双面粘结胶带，采用晶圆划片设备对减薄后的晶圆进行划片。

其中，当采用激光划片设备时对晶圆进行划片处理时，还需要对晶圆进行扩片处理。

如图2所示，步骤s7具体包括以下步骤：

s71、采用激光钻孔设备在第一塑封层4上对应第一芯片2的i/o接口的位置和导电柱3的位置分别开设盲孔，使第一芯片2的i/o接口和导电柱3外露；

s72、采用真空溅射处理，在第一塑封层4远离第二塑封层7的一侧以及盲孔内形成种子层；具体地，种子层包括位于第一塑封层4和盲孔表面的钛金属层和位于钛金属层并填充满盲孔的铜金属层。其中，钛金属层的附着力高、电导率优良且厚度均匀，通过钛金属层可以将铜金属层稳定附着在第一塑封层4上。当然，本实施例的种子层不限于两层结构(钛金属层、铜金属层)，也可以为单层、两层或者两层以上的多层结构。种子层的材料也不限于两种单一的金属材料层叠组合，也可以为一种单一金属材料，或者合金材料，能够实现重布线层稳定附着于封装结构上即可，具体不再赘述。

s73、在种子层上制作重布线层；

s74、在重布线层和外露于种子层和重布线层的第一塑封层4的表面贴上介电层11，对介电层11进行开孔处理，使重布线层的焊盘区外露；可选地，介电层11为abf(ajinomotobuild-upfilm)或pi(聚酰亚胺)材质，贴附于第一塑封层4及重布线层的非焊盘区，起到绝缘和保护的作用。

s75、提供金属凸块9，将金属凸块9焊接植入重布线层的焊盘区。

其中，步骤s63具体包括：于第一塑封层4上依次进行电镀、贴干膜、曝光、显影、闪蚀处理，制得重布线层。

更具体地，步骤s63包括以下步骤：

s63a、通过电镀处理，在种子层上制作镀铜层；

s63b、提供干膜，将干膜贴于镀铜层上；

s63c、对干膜进行曝光、显影处理，形成使部分镀铜层外露的图形化孔；

s63d、对外露于图形化孔的镀铜层和该镀铜层下方的种子层进行闪蚀处理，制得重布线层，即rdl层。

更具体地，本实施例的扇出型三维封装结构的制备方法包括以下步骤：

s10、提供埋入材料1，在埋入材料1上开设第一通孔1-1和第二通孔1-2；

s20、在贴片机的承载平台贴上第一承载胶10，然后将埋入材料1贴在第一承载胶10上，

s30、提供一晶圆，在晶圆的正面贴上研磨胶带，然后对晶圆的背面进行研磨减薄处理；拆除研磨胶带，在晶圆的背面贴上划片用的双面粘结胶带，采用晶圆划片设备对减薄后的晶圆进行划片，制得减薄后的第一芯片2；将第一芯片2贴装于第一通孔1-1内，并在第二通孔1-2内电镀植入导电柱3；

s40、采用塑封料于埋入材料1靠近第一芯片2的正面的一侧进行塑封，形成覆盖埋入材料1、第一芯片2以及导电柱3的第一塑封层4，制得一次塑封件；

s50、拆除第一承载胶，翻转一次塑封件，在贴片机的承载平台贴上第二承载胶12，将一次塑封件贴于第二承载胶12上；

s60、提供第二芯片5，将第二芯片5贴装于第一芯片2的背面，并使第二芯片5的正面朝向远离第一芯片2的一侧，采用引线6连接第二芯片5的i/o接口和导电柱3；

s60、采用塑封料于埋入材料1远离第一塑封层4的一侧进行塑封，形成覆盖埋入材料1、第二芯片5以及引线6的第二塑封层7，制得二次塑封件；

s70、翻转二次塑封件，在贴片机的承载平台贴上第三承载胶13，将二次塑封件贴于第三承载胶13上，采用激光钻孔设备在第一塑封层4上打盲孔，以露出第一芯片2的i/o接口和导电柱3；然后对盲孔和第一塑封层4的表面进行真空溅射，制得种子层；依次通过贴干膜-曝光-显影-闪蚀，制作重布线层；

s80、贴上介电层11，对介电层11进行利用激光打孔处理，以露出导电柱3以及第一芯片2的i/o接口，将锡球植入重布线层的焊盘区，完成扇出型三维封装结构的制备。

本实施例还提供一种采用上述实施例的制备方法制得的扇出型三维封装结构，包括：

埋入材料1，埋入材料1上间隔开设有沿埋入材料1的厚度方向贯穿埋入材料1的第一通孔1-1和第二通孔1-2；

第一塑封层4、位于第一通孔1-1内的第一芯片2以及位于第二通孔1-2内的导电柱3，第一芯片2和导电柱3封装于第一塑封层4内，且第一芯片2的正面朝向第一塑封层4；具体地，第一塑封层4覆盖第一芯片2、导电柱3以及埋入材料1远离第一芯片2背面的所有的面；

位于埋入材料1一侧的第二塑封层7和第二芯片5，第二芯片5的背面通过双面粘结胶带与第一芯片2的背面粘结，第二芯片5的i/o接口通过引线6与导电柱3连接，第二芯片5封装于第二塑封层7内；具体地，第二塑封层7位于埋入材料1靠近第一芯片2背面的一面并覆盖第二芯片5及引线6；

金属凸块9，金属凸块9通过电连接结构8与第一芯片2的i/o接口和导电柱3连接。

本实施例中，第二芯片5的i/o接口通过引线6与埋入材料1的第二通孔1-2内的导电柱3连接，避免针对第二芯片5单独电镀制作电连接结构8，减少了电镀制作线路层的时间，降低了生产成本，导电柱3和埋入材料1的第一通孔1-1内的第一芯片2的i/o接口通过电连接结构8与金属凸块9连接，从而实现背对背三维堆叠的第一芯片2和第二芯片5的电信号引出，有效降低了扇出型三维封装结构的封装高度。

本实施例中，第一芯片4为减薄后的芯片，其背面自带双面粘结胶带，第一承载胶10拆除后，第二芯片7通过第一芯片4背面自带的双面粘结胶带可以快速贴于第一芯片4的背面。

本实施例中，第一塑封层4上开设有分别供第一芯片2的i/o接口和导电柱3的一端外露的盲孔，电连接结构8包括位于盲孔内和第一塑封层4上的种子层和位于种子层上的重布线层，金属凸块9与重布线层的焊盘区焊接。具体地，种子层位于盲孔的表面和第一塑封层4的表面，重布线层位于种子层的表面并填充满整个盲孔。

其中，种子层和重布线层具有使部分第一塑封层4外露的图形化孔；

本实施例的扇出型三维封装结构还包括介电层11，介电层11贴于重布线层的非焊盘区和图形化孔内。介电层11填充满图形化孔，起到对重布线层的非焊盘区的绝缘和保护作用。

可选地，导电柱3为cu、ag或au材质中的任一种，但不限于此，能够实现导电即可。

可选地，双面粘结胶带为daf(dieattachfilm)或者环氧树脂胶。该双面粘结胶带为减薄后的第一芯片2的背面自带的划片胶带，采用减薄处理的第一芯片2，不但降低了封装高度，还便于将第二芯片5背对第一芯片2贴装，提高了扇出型三维封装结构的封装效率。

可选地，介电层11为abf或pi材料，但不限于此。

可选地，埋入材料为fr4、fr5或者bt(bismaleimidetriazine)材料，但不限于此，可以便于开孔处理以使第一芯片2和导电柱3埋入孔中即可。

需要声明的是，上述具体实施方式仅仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员应该明白，还可以对本实用新型做各种修改、等同替换、变化等等。但是，这些变换只要未背离本实用新型的精神，都应在本实用新型的保护范围之内。另外，本申请说明书和权利要求书所使用的一些术语并不是限制，仅仅是为了便于描述。