制造晶体管器件的方法与流程

制造晶体管器件的方法


背景技术：

1.参考图1，申请人在pct/gb2019/050374中(并且据此以引用方式并入)描述了分立的半导体晶体管器件1，其包括双极结型晶体管2(例如，功率晶体管)和用于控制晶体管2的可编程控制器电路4。双极型晶体管2和可编程控制器电路4的电子部件都集成在单个半导体芯片3上。器件1具有作为电源管理集成电路器件的特殊用途。
[0002]“常通”晶体管(即在没有施加到基极的信号的情况下晶体管处于导通状态的功能)的使用对于数字逻辑电路的形成是理想的，因为它们允许在不需要互补晶体管的情况下构造逻辑门，从而将晶体管数量减半。
[0003]
众所周知，双极结型晶体管(bjt)可以通过电路配置作为常通晶体管操作，在所述电路配置中，bjt的基极通过电阻器接地。当跨bjt的发射极和基极端子施加电压时，发射极更为正，电流可从基极端子流出并流动通过电阻。这允许电流在晶体管的发射极端子与集电极端子之间流动，换句话说，晶体管导通。为了关断晶体管，晶体管的基极连接到电流源，所述电流源能够提供通过电阻的足够电流，从而使通过晶体管的电流充分下降(或停止)，使得发射极与集电极之间的电流停止。
[0004]
电阻器的温度系数通常较大。这使得难以在宽泛的温度范围内为前述电路提供可操作稳定性。此外，电阻器的电阻值(欧姆)必须大到足以限制电流，从而使可以用可从电流源获得的最大电流来切断晶体管。具有满足此要求的值的电阻器在物理上相对较大。由于这些原因，在许多集成电路(ic)中使用这种电路设计是不切实际的。
[0005]
在以引用方式并入本文并在图2a和图2b中示出的pct/gb2019/051465中，申请人详细描述了提供集成晶体管10和二极管14(通常为齐纳二极管)的电路和半导体层结构。被反向偏置并在低于其击穿电压的电压下操作以使得通过二极管的传导是隧穿的后果的二极管14提供了现有技术电路的大电阻器的电流限制功能；然而，与电阻器不同，二极管14是相对较小的电子部件，并且因此使其更易于用于实现数字逻辑电路，诸如例如图1的分立的半导体晶体管器件的控制器电路。
[0006]
参考图2b，横向双极结型晶体管由形成于p型层101(例如，其中多个区域100可以被提供并且通过基板彼此隔离以形成多个晶体管齐纳二极管电路器件的基板)中的第一n型半导体区域100提供，所述第一n型半导体区域提供晶体管的基极区域。n型区域100的一部分是重掺杂的以提供n+型区域102。n+区域102与p基板101和晶体管的基极触点b两者接触。n+区域102在n型区域10的较少重掺杂的部分下方延伸。尽管在可替代布置中，但是n+区域102可以不在n型区域100下方延伸。
[0007]
多晶硅的图案设置在n型区域100上(例如，在硅晶片的表面上)，以限定提供晶体管的集电极区域和发射极区域的独立的p型区域103、104。用于集电极和基极的触点设置在区域103、104上，以提供发射极触点和集电极触点。
[0008]
通过在晶片上沉积未掺杂或轻掺杂的多晶硅然后原位掺杂来有利地制造p型区域103、104。掺杂工艺的条件有利地致使n型区域100的与多晶硅紧邻的部分被反向掺杂，使得它们形成p型区域103、104的一部分。
[0009]
形成齐纳二极管的一半的另一p+区域105a由提供p型区域103、104的重掺杂的多晶硅层105a提供。多晶硅区域105a在晶体管的n+基极区域102与相对轻掺杂的p型基板100之间的晶片内跨pn结横向延伸(尽管在变型中，它可以仅在p型基板之上延伸)。同样，可以在硅晶片上沉积未掺杂或相对轻掺杂的多晶硅，然后原位掺杂以形成p型层区域105a。有利地，选择掺杂条件以转换p型基板的紧邻n+层102的一部分，以便形成重掺杂的p+区域105a的一部分。


技术实现要素：

[0010]
本技术描述了可用于图1的分立的半导体器件的构造以及图2a和图2b的电路结构的方法。
[0011]
根据本发明的第一方面，提供了一种制造半导体双极型晶体管器件的方法，所述半导体器件包括两个晶体管，所述方法包括；
[0012]
提供第一类型的半导体材料，第一类型的半导体材料上设置有第二类型的半导体材料的第一层；
[0013]
形成延伸穿过所述第一层的沟槽，以便形成所述第一层的两个区域，所述两个区域和所述两个晶体管通过所述沟槽彼此隔离。
[0014]
这提供了将所述两个晶体管电隔离的便利手段。当两个晶体管被配置为以不同的电压和/或不同的安培数操作时，这是特别有利的。在图1中描述的器件的应用中，它提供了将功率晶体管2(通常在高电压下操作)与控制器电路3(通常在低得多的电压下操作)分开的手段，同时使它们两者集成在同一晶片上。
[0015]
所述第一层可以使用外延在所述第一类型的所述半导体材料上生长。替代地，尽管次优选，但是它可以通过热沉积形成。
[0016]
有利地，所述第一层包含多晶硅。
[0017]
沟槽可以使用例如深反应离子蚀刻(drie)的蚀刻工艺形成。
[0018]
沟槽可能在晶片中引入弱点。进外污染物可能滞留在沟槽中，从而降低了沟槽的击穿电压。为了改善这一点，所述方法可以包括：用电绝缘材料填充沟槽(例如，使得其基本上被完全填充)，所述电绝缘材料可以是非半导体材料。
[0019]
电绝缘材料可以包含在本文中也称为氧化硅的二氧化硅，并且可以使用原硅酸四乙酯(teos)形成。teos提供可以渗透到晶片的深处，从而使得能够填充沟槽的基极的保形涂层。teos的可能替代形式包括硼磷硅酸盐玻璃bpsg。
[0020]
除了填充所述沟槽之外，所述电绝缘材料还可以沉积在所述半导体材料的表面上。所述表面层可用于提供阻挡层，在所述阻挡层中可形成窗口以限定用于图案化随后沉积的层(例如多晶硅)的区域，以便为例如晶体管中的一个或多个提供发射极区域和集电极区域和/或触点。
[0021]
电绝缘材料的厚度有利地生长到沟槽宽度的至少一半以便填充沟槽(因为它将在沟槽的两侧上生长)。
[0022]
沟槽可具有约5微米的最大宽度，有利地，约1微米的最大宽度。
[0023]
所述方法可以包括：在沟槽的壁上形成热氧化物层。这具有修复半导体(通常为硅)的晶体损伤的作用，所述晶体损伤可能是由于蚀刻形成沟槽而引起的。生长氧化物层可
以通过用氧气加热半导体来实现。另外，可以将hc1添加到所述过程中，以提高氧化硅边界的质量并进一步减少不希望的电效应。
[0024]
热氧化物层通常在用非半导体电绝缘材料填充沟槽之前生长。
[0025]
所述方法可以包括：在所述第一层上提供在所述沟槽之上延伸的导电层(例如，呈一个或多个导电轨的形式)，以在所述沟槽的相对侧上的所述两个晶体管之间提供电连接。导电层可以是例如金属层，尽管它可以任选地是掺杂到1e19cm
‑
2或更高水平的多晶硅层。
[0026]
第一层的两个区域中的第一区域可以提供用于两个晶体管中的第一晶体管的基极区域。第一层的两个区域中的第二区域可以提供用于两个晶体管中的第二晶体管的基极区域。两个晶体管可以被配置为达林顿对。
[0027]
两个区域中的一个可以提供保持多个晶体管的基板。同一区域中的多个晶体管可以形成用于控制双极型晶体管器件的控制器电路的一部分。
[0028]
在一个实施方案中，所述方法可以包括：形成延伸穿过所述第一层的第二沟槽，以便形成第一层的彼此隔离的至少三个区域；所述第一层的所述三个区域中的第一区域提供用于第一晶体管的基极区域，所述第一层的所述两个区域中的第二区域提供用于第二晶体管的基极区域；并且所述三个区域中的第三区域提供保持多个电子器件的阱，所述多个电子器件至少部分地提供用于控制所述第一晶体管和所述第二晶体管中的一者或两者的控制器电路。
[0029]
参考图2b，改善的晶体管质量通过最小化提供集电极和发射极的p+区域103、104之间的横向间隔来获得。使用多晶硅的问题在于，当蚀刻时，通常会发生明显的横向蚀刻，即，蚀刻发生在远离掩模中的开口的侧面。这意味着多晶硅的两个独立件之间的最小间隔被限制为所使用的光刻工艺的最小特征大小，再加上多晶硅的附加的横向蚀刻距离的两倍。由于通常形成多晶硅区域以便在阻挡层之上延伸，所以这意味着阻挡层需要更宽以便容纳触点的两个重叠区域并在它们之间提供间隙。因此，这导致集电极区域与发射极区域之间的间隔更宽。
[0030]
根据本发明的另一方面，提供了一种形成横向晶体管器件的方法，所述方法包括：
[0031]
在半导体基板上提供非导电(例如，氧化硅)层；
[0032]
在第一掩蔽和蚀刻工艺中使用第一掩模以在所述非导电层中提供两个窗口，通过所述两个窗口暴露所述半导体基板；所述两个窗口由所述非导电层的分隔物区域分开；
[0033]
在所述非导电层和窗口之上沉积保形多晶硅层，使得所述多晶硅层通过所述窗口与所述基板接触；
[0034]
在第二掩膜和蚀刻工艺中使用第二掩膜以选择性地去除多晶硅层的位于所述分隔物区域之上的部分，以留下两个隔离的多晶硅区域，每个隔离的多晶硅区域均与所述基板接触以提供所述横向晶体管的相应的阳极区域；并且
[0035]
其中用于选择性地去除位于所述分隔物区域之上的所述多晶硅层的所述第二掩模的分隔物区域特征大小基本上等于或大于所述第一掩模的用于限定所述分隔物区域的特征大小。
[0036]
本发明部分地在于认识到，与保形多晶硅层在其余窗口和分隔物区域上的厚度相比，所述保形多晶硅层的厚度在紧邻分隔物部分的窗口的边缘周围将更大。通过控制蚀刻时间，使得其不超过去除窗口边缘周围多晶硅的所有较厚区域所需的时间，可以保留较厚
的多晶硅层的一部分，使得多晶硅层一直向上延伸到分隔物部分的边缘。这允许多晶硅区域之间的狭窄间隔，并因此减小了集电极与发射极之间的间隔。
附图说明
[0037]
现在将参考以下附图以举例的方式描述本发明，在附图中：
[0038]
图1是双极结型晶体管器件的示意图；
[0039]
图2a是包括pnp双极结型晶体管和反向偏置的齐纳二极管的电路的示意图，所述电路实现了反相器逻辑门(非门)；
[0040]
图2b是提供横向pnp晶体管和齐纳二极管的半导体层结构的横截面侧视图的示意图。
[0041]
图3是晶体管器件的示意性层结构；
[0042]
图4是形成功率晶体管中的一个的层结构的示意图，其示出了图3的变型沟槽布置；
[0043]
图5a至图5g示出形成横向晶体管的方法的工艺步骤；
[0044]
图6a至图6g示出形成横向晶体管的变型方法的工艺步骤。
具体实施方式
[0045]
图3是晶体管器件150的简化示意图。晶体管器件150包括被配置为达林顿对的两个纵向npn双极结型晶体管151、152。在变型实施方案中，器件150可仅包括单个纵向双极结型晶体管或共享公共集电极的多于两个的纵向双极结型晶体管。
[0046]
晶体管器件150还包括用于控制达林顿对的控制器电路153。控制器电路153包括横向pnp晶体管器件154。纵向晶体管151、152和包括横向晶体管器件154的控制器电路153的电子部件是形成于半导体材料的晶片上的集成电子部件。
[0047]
在本实施方案中，纵向晶体管151、152是例如可以在高于1安培的集电极电流下操作的功率晶体管。控制器电路153具有比纵向晶体管151、152低的最大操作电压和安培数。
[0048]
当晶体管器件150连接到外部电路中时，纵向功率晶体管151、152在控制器电路153的控制下被配置为调节通过外部电路的功率。
[0049]
为了制造器件150，在n型基板200上沉积单晶n型层201。在n型层201上沉积单晶p型层202。n型层201和p型层202两者可以使用外延工艺生长。两个层201、202的厚度是基于器件150的预期最大操作电压以及n型基板200、n型层201和p型层202的掺杂浓度来选择的。为了实现＞600v的操作电压(即，击穿电压＞600v)，认为三十至四十五微米的n型层201和7至17微米的p型层202是合适的。在使用高掺杂(小于一欧姆，有利地一毫欧姆)的n基板200的情况下，认为n层201的厚度为35微米，p层202的厚度为10微米是合适的。
[0050]
在沉积n型层201和p型层202之后，沟槽203通过蚀刻(例如通过诸如博世(bosch)工艺的深反应离子蚀刻(drie)工艺)形成于晶片的顶表面中。沟槽203以足以完全延伸穿过p层202并延伸进入n层201的深度形成。这确保了沟槽203延伸穿过n层201与p层202之间的横向延伸的pn结。沟槽203用于将p层202细分为多个p区域204，每个p区域204通过沟槽203彼此电隔离。p区域204为达林顿对的第一功率晶体管151和第二功率晶体管152提供相应的基极区域。独立的区域204为电子部件(包括集成控制器电路153的横向晶体管154)提供基
板。
[0051]
蚀刻沟槽203的宽度不超过约5微米是有利的。有利地，蚀刻沟槽的宽度不超过大约1微米。这是因为沟槽的宽度增加导致沟槽203的基极处的电压增加，即，电压更接近功率晶体管101、102的集电极c的电压，集电极端子连接到基板200)。这是因为基极
‑
集电极的pn结形成了阻止集电极处的高电压的耗尽区。如果沟槽203太宽，则沟槽203的底部的中心将足够远离耗尽区，从而允许电压从集电极上升到沟槽的基极。结果导致局部高压点。
[0052]
将沟槽的基极处的电压保持为低是优选的，因为在电压较高的情况下，沟槽203的壁周围击穿的可能性更大，这实际上是晶片的顶表面的延伸。击穿是不期望的，因为晶片的顶侧连接到晶体管151、152的发射极和基极，因此从晶片的底部到顶部的击穿将导致穿过晶体管151、152的击穿及其破坏。
[0053]
使用这种结构形成的达林顿对的晶体管151、152的集电极c与发射极e之间的电压(vce)可以通过将n掺杂物扩散到沟槽203的侧面和底部(这增加了晶体管集电极/基极接口的有效表面积)来提高。
[0054]
沟槽203可以填充有电绝缘体材料，诸如例如使用例如原硅酸四乙酯(teos)作为随后氧化物形成步骤的一部分的氧化硅，所述氧化物形成步骤使用诸如在trench filling characteristics of low stress teos/ozone oxide deposited by pecvd and sacvd；microsystem technologies 10(2004)97
‑
102中描述的方法。这允许沟槽203通过导体层桥接，以提供可以稍后在制造过程中沉积的连接轨。
[0055]
在图4所示的变型中，沟槽203可以保持未被填充并且跨沟槽203横向延伸的桥接层205形成。桥接层205可以由例如沉积在晶片之上的硼磷硅酸盐和/或磷硅酸盐玻璃的介电层提供，所述介电层例如作为在其之上沉积导电(例如金属)层206的前体，用于提供连接轨。
[0056]
沟槽203可以在省略n层201的结构中使用，使得p层202直接位于n基板200上。在这种实例中，沟槽203将延伸到基板200中，并且因此穿过在基板200与p层202之间形成的横向pn结。
[0057]
图5a至图5g示出适合于形成图3的控制器电路153的横向晶体管器件154的处理方法。
[0058]
参考图5a，提供了p型区域300。在此实例中，p型区域300对应于图3的基板200上的p型外延层202。然而，在所述方法用于制造除图3的器件之外的器件的情况下，可以替代地通过预成形的晶片或通过掺杂晶片来提供p型区域300。
[0059]
移动至图5b，第一注入工艺和扩散工艺与第一掩模一起使用以在p型区域300中形成n区域301。n区域301中的n掺杂物的净浓度有利地为大约1e17/cm3。参考图5b，使用第二掩模，另一注入工艺和扩散工艺被用于形成与n区域301接续的重掺杂的n+区域302。n+区域302的净掺杂浓度可以是例如约1e18/cm3或1e19/cm3的量值。
[0060]
在所述方法的变型中，可以首先形成重掺杂的n+区域302，然后通过将n掺杂物注入p型区域中并且优选地同时注入n+区域302中以确保两个区域是接续的来形成n区域301。注入之后，执行扩散步骤以使所述区域向下生长到p型区域300中。
[0061]
参考图5d，通过用p掺杂物反掺杂相对高掺杂的n区域301，在晶片的表面处形成相对弱掺杂的n
‑
区域303。n
‑
区域中n掺杂物的优选净浓度的实例(即，n掺杂物浓度与p型掺杂
物浓度之间的差值)为约5e15/cm3。
[0062]
移动至图5e，在n
‑
区域303的任一侧上的晶片表面上沉积多晶硅层。然后，用p掺杂物注入多晶硅层，以便形成提供横向晶体管的集电极区域和发射极区域的另外的p+区域304、305(图5f)。允许p掺杂物行进到n
‑
区域303中，以便确保在n
‑
区域303与每个p区域304、305之间形成pn结。
[0063]
注入p掺杂物之后进行短暂退火(例如10秒)，以修复多晶硅(和硅晶片)的晶体结构，同时最小化(如果不能避免的话)p掺杂物在多晶硅中的扩散，并且更重要地，n掺杂物从n区域301到n
‑
区域302的扩散，这将增加轻掺杂区域303内的n掺杂物的净浓度。
[0064]
此后，按照常规方式，将金属层放在多晶硅之上的晶片上，以提供用于发射极和集电极的连接器(图5g)。
[0065]
用于形成提供横向晶体管104的基极触点区域的n+区域302的步骤可用于同时制造提供纵向npn晶体管151、152的发射极区域的n+区域。
[0066]
类似地，多晶硅层还可以用于限定纵向晶体管151、152的基极触点101b。
[0067]
前述方法使用掩模来形成相对弱掺杂的n
‑
区域303，使得所述相对弱掺杂的n
‑
区域303被n区域301包围，如图5d至图5g所示。
[0068]
然而，由于和n+区域302与n区域301之间的掺杂物浓度的差值相比，注入的p型掺杂物的量较小，因此可以省去掩模并跨整个晶片表面注入诸如以形成如图5d*至图5g*的变型方法步骤中所示的跨整个n区域301横向延伸的n
‑
区域303，而对n+区域302无明显损害。
[0069]
控制器电路153内的横向晶体管154的改进的性能和更大的晶体管密度通过最小化横向晶体管154的发射极区域与集电极区域之间的间隔来获得。参考图6a至图6f。以下描述在横向晶体管154的发射极区域与集电极区域之间提供减小的间隔的方法。
[0070]
参考图6a，提供了p型区域300，其中n区域301、n+区域302和n
‑
区域303使用前述方法形成。
[0071]
参考图6b，在(例如，基本上整个)晶片之上(包括在n+区域302和n
‑
区域303之上)沉积氧化硅层310。
[0072]
有利地，氧化物层310可以是用于填充图3的器件的沟槽302的相同层。这减少了制造器件150所需的处理步骤的数量。
[0073]
转到图6c和图6d，使用第一抗蚀剂掩模m1和蚀刻工艺，在氧化物层310中形成窗口321、322以暴露n
‑
区域303的各部分。两个窗口321、322通过在蚀刻工艺之后留下的氧化物层310的分隔部分311彼此隔离。优选地，限定窗口321、322之间的最接近间隔的分隔部分311的宽度由可以用用于蚀刻氧化物层310的掩模m1形成的最小特征大小x限定。
[0074]
参考图6e，在形成窗口321、322之后，在晶片之上沉积多晶硅层330。可以将多晶硅沉积在基本上整个晶片之上，从而避免了附加的掩模工艺的需要。然后，向多晶硅层330注入p掺杂物。允许p掺杂物行进到n
‑
区域303中，以便确保在n
‑
区域303与每个p区域304、305之间形成pn结。
[0075]
多晶硅保形地沉积在晶片的波状外形表面之上。因此，多晶硅层330的在位于窗口321、322的边缘处的区域330a(包括紧邻分隔部分311的区域330a’)处的厚度t1比多晶硅层330的跨窗口321、322的中心或者直接在氧化物层310的顶部上(包括直接在分隔部分311的顶部上)的厚度t2更厚(围绕垂直于晶片的上平面延伸的轴线判断)。区域330a、330a’的增
加的厚度提供了用于补偿与蚀刻氧化物层相比在蚀刻多晶硅时发生的增加的横向蚀刻的手段。
[0076]
参考图6f和图6g，使用另一抗蚀剂掩模m2和蚀刻工艺来选择性地去除多晶硅层330的包括直接位于分隔物部分311的顶部上的部分，以便形成提供横向晶体管的相应的集电极区域和发射极区域的独立的多晶硅区域331。多晶硅区域与n
‑
区域303顶部上的窗口321、322的形状相符。多晶硅区域331、332由分隔部分311分开。
[0077]
在另一掩模m2中用于去除多晶硅层330的直接在分隔部分311上的部分的特征大小y(参见图6f)有利地与用于从氧化物层310形成分隔部分311的掩模m1的特征大小x基本上相同。同样，y有利地是可以利用选择的掩模形成的最小掩模特征大小。尽管如此，由于与氧化硅层310相比，当蚀刻多晶硅层330时发生的横向蚀刻增加，因此多晶硅区域330a’的各部分将被蚀刻掉。
[0078]
选择多晶硅蚀刻的定时以基本上完全去除多晶硅层330的位于分隔部分311顶部上的部分，同时仅去除由于横向蚀刻而导致的相对较厚的区域330a’的一部分。最小蚀刻时间足以去除多晶硅层330的厚度t1。最大蚀刻时间短于将蚀刻多晶硅层330的厚度t2的时间。有利地，蚀刻时间尽可能接近最小蚀刻时间。
[0079]
在多晶硅蚀刻之后，保留与分隔区域接触的区域330a’。这意味着多晶硅区域331的形状与它们所位于的相应的窗口321、322的形状相符。这也意味着多晶硅区域331之间的间隔等于分隔部分311的大小。
[0080]
根据相对较厚的部分330a’从窗口边缘到窗口中心的尺寸(宽度)，用于蚀刻多晶硅层330的掩模m2的分隔物区域特征y的大小可以大于掩模m1的用于限定氧化物层的分隔物区域的特征大小x。局限性在于特征没有那么宽以致于导致去除多晶硅区域331的相对薄的中心部分，即厚度为t1的那些部分。
[0081]
同时也形成另一多晶硅区域332，以为晶体管提供基极触点。此过程可类似地用于同时形成另一多晶硅区域以形成图2b二极管的一半，即通过将其布置为跨越n+区域302和n区域300来形成。
[0082]
在蚀刻多晶硅层310之后，可以在多晶硅之上提供用于提供触点的金属层以及用于提供保护性涂层的另一氧化物层。
[0083]
上述方法可与用于形成纵向晶体管和横向晶体管两者的特征的多个掩模组合。下面描述用于制造诸如图3的晶体管的纵向晶体管和横向晶体管的示例性方法，所述晶体管以不同的最大电压或最大安培数操作，两者均集成在同一件半导体上。所述方法包括：
[0084]
‑
提供带有p层(202)的n型基板(200(任选地带有201))；
[0085]
‑
利用第一掩模注入并扩散n掺杂物以在p型层中形成n型区域；n型区域提供纵向晶体管151、152的发射极区域和横向晶体管154的基极区域301；
[0086]
‑
利用第二掩模注入并扩散另一n掺杂物以形成横向晶体管154的n+基极触点区域。此第二注入和扩散工艺而不是第一掩模可以任选地用于形成纵向晶体管的发射极区域；
[0087]
‑
在晶片上注入(通常在没有掩模的情况下)p型掺杂物以形成横向晶体管的n
‑
区域303；
[0088]
‑
使用第三掩模蚀刻沟槽203；
[0089]
‑
在晶片之上沉积氧化物层330，使得氧化物填充沟槽302；
[0090]
‑
利用第四掩模蚀刻氧化物层310以形成用于纵向晶体管的基极触点以及横向晶体管154的集电极区域和发射极区域的窗口；
[0091]
‑
利用第五掩模沉积多晶硅330并用p掺杂物掺杂；蚀刻以形成用于纵向晶体管的基极触点以及横向晶体管154的集电极区域和发射极区域；
[0092]
‑
利用第六掩模沉积预金属氧化物层并蚀刻以形成金属触点窗口；
[0093]
‑
利用第七掩模沉积金属并蚀刻以形成迹线。
[0094]
在前述方法的次优选变型中，可以省略n
‑
区域303。
[0095]
已经关于功率晶体管器件描述了本发明。然而，前述方法同样可以用于制造在其他应用中使用的晶体管，例如用于形成电子存储器电路(例如触发器)微控制器以及马达驱动器和马达控制器。相对于硅半导体描述了上述方法，应当了解，根据器件的应用要求，所述方法还可用于由除硅之外的半导体材料形成晶体管。
[0096]
在以上实例中，功率晶体管101、102是纵向npn双极型晶体管，并且横向晶体管104是横向pnp晶体管器件。应当了解，上述方法可以用于通过交换n层和p层的顺序来制造具有纵向pnp晶体管器件和横向npn晶体管器件的器件。
[0097]
术语n
‑
、n、n+、n++和类似的p、p+在说明书中用作相对术语。但是以下是优选掺杂浓度的接近指南：n
‑
＝1e15
‑
1e16；n＝1e17
‑
1e18；n+＝7e18
‑
5e19；n++>5e19。