电子器件的制作方法

本公开涉及电子器件，并且更具体地讲，涉及包括具有掩埋区的高电子迁移率晶体管的电子器件。

背景技术：

高电子迁移率晶体管可以是增强型晶体管。一种类型的这种晶体管可包括p型gan栅极结构。在一种配置中，阻挡层被蚀刻，并且在开口内形成p型gan。由于访问区域中的pgan蚀刻引起的等离子体诱发的损坏，具有p型gan栅极结构的晶体管通常具有较高的动态导通状态电阻。与耗尽型高电子迁移率晶体管相比，晶体管还可能具有相对高的导通状态栅极泄漏。当p型gan包含mg时，一些mg可能扩散到gan沟道层中并增加导通状态电阻。或者，增强型晶体管可以形成有电介质层作为栅极结构的一部分。

阻挡层可以被蚀刻并导致等离子体损坏，等离子体损坏在蚀刻的(等离子体损坏的)半导体表面和随后沉积的栅极电介质之间产生界面状态或陷阱。与耗尽型高电子迁移率晶体管相比，这可能导致高滞后、阈值电压不稳定、相对较高的栅极泄漏、以及相对较低的栅极电压过载。期望进一步改进增强型高电子迁移率晶体管，而没有前面提到的不利复杂情况。

技术实现要素：

本发明要解决的问题是减少俘获电子的数量并减小或消除动态导通状态电阻。

根据本发明的一方面，提供了电子器件。电子器件可包括高电子迁移率晶体管，该高电子迁移率晶体管包括第一掩埋区，覆盖在第一掩埋区上面的沟道层，栅极电极，以及覆盖在第一掩埋区上面的漏极电极。第一掩埋区可朝向栅极电极延伸并且不在栅极电极下面。

在一个实施方案中，第一掩埋区包括p型半导体材料。

在另一个实施方案中，高电子迁移率晶体管还包括源极电极以及在源极电极下面的第二掩埋区。

在再一个实施方案中，高电子迁移率晶体管是双向晶体管，漏极电极是用于双向晶体管的漏极/源极电极，并且源极电极是用于双向晶体管的源极/漏极电极。

在又一个实施方案中，第二掩埋区包括第一部分和第二部分，其中第一部分在栅极电极下面并且比第二部分更厚，并且(1)源极电极比起第一部分更靠近第二部分，或者(2)漏极电极比起第一部分更靠近第二部分。

在另外的实施方案中，沟道层的一部分覆盖在第二掩埋区的第一部分上面，并且沟道层的该部分的厚度在20nm至95nm的范围内。

在另一个实施方案中，第一掩埋区和栅极电极之间的横向间距为：，

y≥7.5(x)+0.3

其中，

y是第一掩埋区和栅极电极之间的横向间距，以微米为单位，并且

x是高电子迁移率晶体管的，其中额定电压以kv为单位。额定电压

在另一个实施方案中，高电子迁移率晶体管是增强型晶体管；高电子迁移率晶体管还包括缓冲层、源极电极和阻挡层；第一掩埋区包括p型半导体材料；缓冲层在沟道层下面，具有与沟道层相同的基极半导体材料，并且与沟道层相比具有更高的掺杂物浓度；沟道层和第一掩埋区包含alxga(1-x)n，其中0≤x≤0.1；第一掩埋区覆盖在缓冲层的一部分而不是全部上面；阻挡层覆盖在沟道层上面并且在栅极电极下面，其中阻挡层包含alyga(1-y)n，其中0<y≤1，并且其中y>x；漏极电极的第一部分延伸穿过阻挡层并且接触第一掩埋区，并且漏极电极的第二部分在阻挡层上方延伸并且接触该阻挡层，并且源极电极覆盖在阻挡层上面并且接触该阻挡层而且与沟道层间隔开。

在另外的方面，提供了电子器件。电子器件可包括高电子迁移率晶体管，该高电子迁移率晶体管包括掩埋区；沟道层，该沟道层覆盖在掩埋区上面；栅极电极，该栅极电极覆盖在沟道层上面；p型半导体构件，该p型半导体构件覆盖在沟道层上面并且设置在栅极电极和漏极电极之间；以及漏极电极，该漏极电极覆盖在掩埋区上面。漏极电极、掩埋区和p型半导体构件可在节点处彼此连接。

在另外的实施方案中，掩埋区包括第一部分和第二部分，其中第一部分比第二部分更厚，并且漏极电极比起第一部分更靠近第二部分。

通过本发明实现的技术效果是使漏极侧掩埋区在沟道层下方并且电连接到高电子迁移率晶体管的漏极电极。在一个实施方案中，漏极侧掩埋区可朝向晶体管的栅极电极延伸并且不在栅极电极下面。在另一个实施方案中，p型半导体构件可以在漏极电极和栅极电极之间；并且漏极电极、第一掩埋区和p型半导体构件在节点处彼此连接。

附图说明

在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。

图1包括工件的一部分的剖视图的图示，该工件包括衬底、超晶格结构、缓冲层和漏极侧掩埋区。

图2包括在形成沟道层、阻挡层和栅极电极之后的图1的工件的剖视图的图示。

图3包括根据一个实施方案的在基本上完成增强型hemt结构的形成之后的图2的工件的剖视图的图示。

图4包括在掩埋区和栅极电极之间的最小横向间距相对于hemt的额定电压的曲线图。

图5包括根据另一个实施方案的还包括源极侧掩埋区的hemt结构的剖视图的图示。

图6包括根据另一个实施方案的还包括导电区的图5的hemt结构的剖视图的图示。

图7包括根据另一个实施方案的还包括导电区的图5的hemt结构的剖视图的图示。

图8包括根据另一个实施方案的图5的hemt结构的剖视图的图示，该hemt结构具有带有较厚和较薄部分的不同源极侧掩埋区。

图9包括根据另一个实施方案的反向阻塞增强型hemt的剖视图的图示。

图10包括根据另一个实施方案的具有耦接到背部阻挡电极的源极侧掩埋区的hemt结构的剖视图的图示。

图11包括根据另外的实施方案的包括掩埋区的hemt结构的剖视图的图示，其中hemt被配置为双向晶体管。

技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可相对于其他元件放大，以有助于改善对本发明的实施方案的理解。

具体实施方式

提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导内容的具体实现方式和实施方案。提供该着重点以帮助描述所述教导内容，而不应被解释为对所述教导内容的范围或适用性的限制。然而，基于如本申请中所公开的教导内容，可以采用其他实施方案。

iii-v材料旨在意指包含至少一种13族元素和至少一种15族元素的材料。iii-n材料旨在意指包含至少一种第13族元素和氮的半导体材料。

术语“基极半导体材料”旨在表示半导体材料，而不考虑相对于半导体材料存在、不存在异价掺杂物或异价掺杂物的类型。例如，无意掺杂的gan、p型掺杂的gan和n型掺杂的gan全部具有gan作为基极半导体材料。gan和alaga(1-a)n是不同的基极半导体材料，其中0.1<a≤1。

相对于方向和尺寸，术语“横向”及其变型形式是指沿着工件的主表面或平行于主表面的平面的方向或尺寸。主表面可以对应于工件内的层的表面。两个部件可以位于不同的高度处，并且在x轴、y轴或x轴和y轴上被隔开一定距离，其中x轴和y轴彼此垂直。横向尺寸不考虑竖直或z轴偏移。

术语“正常操作”和“正常操作状态”是指这样的条件，即电子部件或设备被设计成在这种条件下操作。条件可从数据表或关于电压、电流、电容、电阻或其他电参数的其他信息获得。因此，正常操作不包括在电子部件或器件的设计极限之外对其进行操作。

术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或此类方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而不是排他性的或。例如，条件a或b由以下任一项满足：a为真(或存在)而b为假(或不存在)，a为假(或不存在)而b为真(或存在)，以及a和b均为真(或存在)。

另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并且给出本发明的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。

词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值的至多百分之十(10％)的差值为合理差值。

族编号对应于基于2016年11月28日版iupac元素周期表的元素周期表中的列。

除非另外定义，否则本文所用的所有技术和科学术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并且可在半导体和电子领域中的教科书和其他来源中找到。

增强型高电子迁移率晶体管(hemt)可包括掩埋区，其比没有任何掩埋区的增强型hemt具有更好的性能。在一些实施方案中，二极管位于掩埋区和二维电子气(2deg)之间，其中掩埋区是二极管的阳极。在断开状态下，二极管可被正向偏置，并且掩埋区可向沟道层中注入空穴，以与俘获电子重新结合，并且减小或消除动态导通状态电阻。可以选择漏极侧掩埋区之间的横向间距，使得可以沿着横向地在栅极电极和漏极电极之间的所有沟道层注入空穴。另外，当处于断开状态时，漏极侧掩埋区可降低漏极区中漏极边缘处的最大电场。漏极侧场板可以与漏极侧掩埋区一起使用也可以不与其一起使用，并且可以优化和设计漏极侧掩埋区或漏极侧场板和漏极侧掩埋区的组合以实现期望的电场。在导通状态下，相对于2deg处于正电位的掩埋区可增加2deg内的电子密度并降低导通状态电阻(rdson)。

在另一个实施方案中，源极侧掩埋区可耦接到源极电极或背部阻挡电极。栅极电极下方的源极侧掩埋区的相对较厚部分可有助于hemt的沟道的双耗尽，并且相对较远离2deg的相对较薄部分有助于增加2deg电子密度。较厚部分可被另一个相对较薄部分代替(源极侧掩埋区可具有与较薄部分类似的基本均匀的厚度)，这对于第三象限(3q)操作是有利的。源极侧掩埋区的一部分可延伸越过栅极电极以帮助屏蔽2deg与衬底电压。

在一个方面，电子器件可包括高电子迁移率晶体管，该高电子迁移率晶体管包括掩埋区，覆盖在掩埋区上面的沟道层，栅极电极，以及覆盖在掩埋区上面的漏极电极。掩埋区可朝向栅极电极延伸并且不在栅极电极下面。

在另外的方面，电子器件可包括高电子迁移率晶体管，该高电子迁移率晶体管包括掩埋区，覆盖在掩埋区上面的沟道层，覆盖在沟道层上面的栅极电极，覆盖在沟道层上面的p型半导体构件，以及覆盖在掩埋区和p型半导体构件上面并且与其接触的漏极电极。p型半导体构件可被设置在栅极电极和漏极电极之间。

图1包括工件100的一部分的剖视图，该工件可包括衬底102、超晶格结构(sls)104、缓冲层106和掩埋区108。衬底102可包含硅、蓝宝石(单晶al2o3)、碳化硅(sic)、氮化铝(aln)、氧化镓(ga2o3)、尖晶石(mgal2o4)、另一种合适的基本上单晶的材料等。沿着主表面的具体材料和晶体取向的选择可以根据上面覆盖半导体层的组成来选择。

sls104可包含iii-v半导体基极材料，诸如iii-n半导体基极材料。在一个实施方案中，sls可包含alxga(1-x)n，其中0≤x≤1。sls104的组成可取决于随后形成的沟道层的组成和hemt的设计操作电压。sls104的组成可随厚度变化，使得sls104越靠近衬底102其铝含量相对越高，并且越靠近沟道层其镓含量相对越高。在特定实施方案中，靠近衬底102的sls104中的阳离子(金属原子)含量可以是10原子％至100原子％的al，其余为ga，并且靠近沟道层的sls104中的阳离子含量可以是0原子％至50原子％的al，其余为ga。在另一个实施方案中，sls104可包括多个膜。sls104可具有在0.5微米至10微米范围内的厚度。

缓冲层106可包含iii-v半导体基极材料，诸如iii-n半导体基极材料。在一个实施方案中，缓冲层106可包含alaga(1-a)n，其中0≤a≤0.1。在特定实施方案中，缓冲层包含gan(a＝0)。缓冲层106可包括电子受体，并且受体可以是碳。在一个实施方案中，当使用金属有机化学气相沉积(mocvd)来形成缓冲层106时，碳可来自源气体(例如，ga(ch3)3)。掺杂物浓度可为至少1×10¹⁷个原子/cm³。在一个实施方案中，掺杂物浓度可为至多1×10²¹个原子/cm³。缓冲层106可具有在50nm至500nm范围内的厚度。

掩埋区108可包含p型半导体材料，该p型半导体材料包括iii-v半导体基极材料，诸如iii-n半导体基极材料。掩埋区108可最初形成为所有缓冲层106上方的iii-v半导体层。iii-v半导体层可包含alxga(1-x)n，其中0≤x≤0.3。在特定实施方案中，iii-v半导体层为gan层(x＝0)。p型掺杂物可包括mg、ca、cd、c等。可以随着掩埋区108的iii-v半导体层生长而掺入p型掺杂物，可以在iii-v半导体层生长之后对其进行掺杂。p型掺杂物浓度可为至少1×10¹⁶个原子/cm³、至少1×10¹⁷个原子/cm³、或至少1×10¹⁸个原子/cm³。在一个实施方案中，掺杂物浓度可为至多1×10²¹个原子/cm³。在一个实施方案中，iii-v半导体层可具有5nm至500nm范围内的厚度。iii-v半导体层可被图案化以形成掩埋区108。稍后将在本说明书中描述掩埋区108与hemt结构的其他随后形成的部件之间的位置关系。

在一个实施方案中，在形成层中的任一个或多个之间，可形成用于掩埋区108的sls104、缓冲层106和iii-v半导体层，而无需将工件暴露于空气。在一个实施方案中，sls104、缓冲层106和iii-v半导体层中的每个都可以从其对应的下面层外延生长。在特定实施方案中，sls104、缓冲层106和iii-v半导体层可使用金属有机化学气相沉积(mocvd)、分子束外延(mbe)等形成。

图2包括在形成具有主表面207、阻挡层208和栅极电极210的沟道层206之后的工件。沟道层206可包含iii-v半导体基极材料，诸如iii-n半导体基极材料。在一个实施方案中，缓冲层106和沟道层206可具有相同基极半导体材料。在一个实施方案中，沟道层206可包含alxga(1-x)n，其中0≤x≤0.1。在特定实施方案中，沟道层206是gan层(x＝0)。沟道层206可无意中掺杂或掺杂有电子供体(n型)掺杂物或电子受体(p型)掺杂物。2deg200形成在沟道层206和阻挡层208的界面附近，并且当处于导通状态时，其负责晶体管结构的高迁移率和低电阻率。掩埋区108可影响2deg200内的电子密度。2deg200内的电子密度的任何减少都将增加晶体管的导通电阻。在一个实施方案中，沟道层206中的受体(当载流子是电子时)或供体(当载流子是空穴时)的浓度可以合理地保持尽可能低。

因此，与缓冲层106相比，沟道层206具有显著更低的掺杂物浓度(例如，c含量)。在特定实施方案中，沟道层206中的最低电子陷阱浓度是期望的，但是可能受到生长或沉积条件以及前体纯度的限制。因此，随着沟道层206的生长，一些碳可能变得被掺入，并且这种碳可导致无意掺杂。碳含量可以通过控制沉积条件诸如沉积温度和流速来控制。在一个实施方案中，沟道层206的载流子杂质浓度大于0个原子/cm3且小于1×10¹⁷个原子/cm³。在另外的实施方案中，载流子杂质浓度在1×10¹³个原子/cm³至1×10¹⁷个原子/cm³的范围内。

选择沟道层206的厚度，使得掩埋区108距主表面207的深度足以不耗尽沿着沟道层206和阻挡层208之间的界面放置的2deg。另外，可以选择沟道层206的厚度，使得主表面207在工件上方是平面的，包括不存在掩埋区108的区域。如果沟道层206太厚，则掩埋区108和缓冲层106的有效性可能会大大降低。如本文所用，除非相反地说明，否则沟道层206的厚度对应于与掩埋区108间隔开的厚度。参见图2，沟道层206的厚度对应于缓冲层106和阻挡层208之间的距离。在一个实施方案中，沟道层206可具有至少20nm的厚度，并且在另一个实施方案中，沟道层206可具有至多4000nm的厚度。在特定实施方案中，沟道层206的厚度在50nm至500nm的范围内。

阻挡层208可包含iii-v半导体基极材料，诸如iii-n半导体基极材料。在特定实施方案中，阻挡层可包含alyinzga(1-y-z)n，其中0<y≤1.0，0≤z≤0.3，并且0<(y+z)≤1.0。阻挡层208可包括单个膜或多个膜。当阻挡层208包括多个膜时，铝含量可保持为基本相同的或者随着距沟道层206的距离增加而增加。随着阻挡层208中铝含量的增加，阻挡层208的厚度可相对较薄。在一个实施方案中，阻挡层208具有至少5nm的厚度，并且在另一个实施方案中，阻挡层208具有至多150nm的厚度。在一个具体实施方案中，阻挡层208具有在10nm至90nm范围内的厚度。

栅极电极210可具有如先前相对于掩埋区108所讨论的组成、厚度和形成技术中的任一个。栅极电极210与掩埋区108相比可具有相同或不同组成，栅极电极210与掩埋区108相比可具有相同或不同厚度，并且栅极电极210与掩埋区108相比可使用相同或不同技术来形成。在一个实施方案中，栅极电极210与掩埋区108相比可更厚。

在一个实施方案中，在形成层中的任一个或多个之间，可形成用于栅极电极210的沟道层206、阻挡层208和iii-v半导体层，而无需将工件暴露于空气。在一个实施方案中，沟道层206、阻挡层208和iii-v半导体层中的每个都可以从其对应的下面层外延生长。在特定实施方案中，沟道层206、阻挡层208和iii-v半导体层可使用mocvd、mbe等形成。

与2deg200的其他区域相比，掩埋区108和栅极电极210的存在允许2deg200内的电子的面密度在横向地在掩埋区108和栅极电极210的边缘之间和附近的区域处较低。掩埋区108和栅极电极210彼此横向地间隔开横向间距222。横向间距222的最小建议值取决于hemt结构要支撑的电压。相对于图4更详细地说明了对横向间距222的值的考虑。

图3示出了在形成层间电介质(ild)层300、漏极电极322、栅极互连件324和源极电极326之后的hemt。图3中的图示是ild层300、漏极电极322、栅极互连件324和源极电极326的简化版本。更准确的描绘和描述可见于us9673311，该文献由于其对用于形成ild层、电极、互连件和场板(也称为屏蔽板)的绝缘和导电层的描述而被并入。下面的讨论更多地集中在相对于掩埋区108的漏极电极322上。

用于漏极电极322的接触开口的一部分延伸穿过ild层300、阻挡层208和沟道层206。在一个实施方案中，掩埋区108沿着用于漏极电极322的接触开口的部分放置。漏极电极322的一部分可在此时形成。当形成用于源极电极326和栅极互连件324的接触开口和导电层时，可以形成用于漏极电极322的接触开口和导电层的其他部分。源极电极326和栅极互连件324的最上层可包括场板3262和3242。场板3262在栅极电极210上方并且越过该栅极电极朝向漏极电极322延伸，并且场板3242越过栅极电极210朝向漏极电极322延伸。如图3所示，与场板3242相比，场板3262朝向漏极电极322更远地横向延伸。场板3262的一部分在掩埋区108上方延伸。在另一个实施方案中，场板3242和3262可延伸与所述的那些横向距离不同的横向距离。另外，根据需要或期望，可以使用更多或更少的场板。

掩埋区108和栅极电极210分开横向间距222。横向间距222可具有较低的值，因为在半导体材料内部，可以维持的临界电场高于界面(例如，阻挡层208和介电层300之间的界面)处的电场。这是由于半导体材料内部更好的结晶质量。由于较高的临界场，需要较小的距离来维持相同电压。图4包括随掩埋区108和栅极电极210之间的最小横向间距变化的电压的曲线图。通常，对于横向hemt晶体管，额定电压(vrated)为击穿电压(vbd)的2/3。为了支撑给定vrated，横向间距可为：

y≥7.5(x)+0.3

其中：，以微米为单位，并且

y是横向间距。

x是vrated，以kv为单位。

hemt结构的特征值得注意。因为掩埋区108远离2deg，并且因此不会显著干扰场板3242和3262，当hemt处于断开状态时，该场板帮助耗尽2deg200。掩埋区108足够深，因此它不会因导电带能量的增加而耗尽2deg200。当处于断开状态时，沿着掩埋区108和沟道层206的界面形成的二极管被正向偏置，并且掩埋区108可将空穴注入到沟道层206中。这些空穴可以与沟道层206内的俘获电子重新结合，并且因此，动态导通状态电阻被大大降低或消除。因为掩埋区108显著朝向栅极电极210延伸，所以空穴可基本上沿着栅极电极210和漏极电极322之间的所有横向间隙注入。在断开状态下，掩埋区108可充当场板并降低在漏极电极322的边缘处以及在沿着横向地在栅极电极210和漏极电极322之间的2deg200的漂移区中的最大电场。当hemt处于导通状态时，掩埋区108可相对于2deg200处于正电位并且帮助增加2deg200内的电子密度并降低导通rdson。

可以使用其他实施方案。在一个实施方案(未示出)中，在形成掩埋区108之后并且在形成沟道层206之前，可以形成类似于缓冲层106的附加层。附加层可以具有缓冲层106的组成、厚度中的任一个，并且可使用用于形成缓冲层106的技术中的任一种来形成。附加层可帮助散布空穴以提供更大的空穴浓度。在一个实施方案中，附加层可具有10nm至500nm范围内的厚度。

在另外的实施方案中，掩埋区可在hemt的源极侧上使用。图5包括具有漏极侧掩埋区508和源极侧掩埋区518的这样的实施方案的图示。源极侧掩埋区518可帮助提升导电带的能量并帮助增加阈值电压。源极侧掩埋区域518可消除对覆盖在2deg200上面的屏蔽板的需要，如本说明书中稍后将描述的。掩埋区508和518间隔开并且可具有横向间距522，该横向间距具有如前相对于横向间距222所述的值中的任一个。

漏极侧掩埋区508类似于具有相对较薄部分5082的掩埋区208，并且还包括在漏极电极322下方的相对较厚部分5080。源极侧掩埋区518是漏极侧掩埋区508的镜像，并且具有在源极电极526下方的相对较厚部分5180以及从较厚部分5180朝向漏极侧掩埋区508延伸的相对较薄部分5182。当形成漏极电极322和源极电极526时，掩埋区508和518的相对较厚部分可以允许更多的工艺裕度，以减少蚀刻穿过掩埋区508和518并到达缓冲层106的可能性。掩埋区508和518的较薄部分5082和5182可具有如前相对于掩埋区108所述的厚度，并且较厚部分5080和5180的厚度可以在较薄部分5082和5182的厚度的1.5倍至10倍的范围内。在特定实施方案中，较厚部分5080和5180的厚度可在50nm至900nm的范围内。

在另一个实施方案中，可在没有漏极侧掩埋区508的情况下使用源极侧掩埋区518。在一个实施方案中，源极侧掩埋区518可具有比期望的更高的电阻率。因此，在另一个实施方案中，导电区618可在所有源极侧掩埋区518下面，如图6所示，或者可在源极侧掩埋区518的一部分下面，如图7所示。导电区618可帮助减小沿着源极侧掩埋区518的长度的电压差。在一个实施方案中，导电区618可提供正电荷并且包含aljga(1-j)n，其中0<j≤1。在这样的实施方案中，导电区618可沿着所有掩埋区518延伸。

在另外的实施方案中，导电区618可包含重度n型掺杂的alkga(1-k)n，其中0≤k≤1。n型掺杂的alkga(1-k)n的掺杂浓度可以是先前相对于掩埋区108所述的浓度中的任一个。在特定实施方案中，alkga(1-k)n可以是gan并且与源极侧掩埋区518的p型掺杂物浓度相比具有更高的掺杂物浓度。n型掺杂的alkga(1-k)n可沿着所有掩埋区518使用，如图6所示。在另一个实施方案中，掩埋区518的一部分可沿着导电区618的横向端延伸，如图7所示。掩埋区518的部分可以形成阻塞二极管，该阻塞二极管减小hemt结构的源极和漏极之间的泄漏电流。

图5至图7中的源极电极526可具有类似于漏极电极322的结构。源极电极526的一部分可覆盖在阻挡层208的上表面上面并且接触该上表面，并且源极电极526的另一部分可接触下面区。对于示于图5中的实施方案，漏极电极322和源极电极526可使用相同的工艺顺序形成。相对于示于图6和图7中的实施方案，接触开口的一部分可以延伸以与导电区618进行欧姆接触。

图8包括另一个实施方案的剖视图，其中源极侧掩埋区818包括部分8180、8182、8184和8186。部分8180和8184比部分8182和8186相对更厚，并且在栅极电极210下方提供局部背部势垒，从而导致沟道的双耗尽。局部背部势垒可通过掩埋区818的阶梯状轮廓连接到源极电极526。部分8182比部分8184相对更薄，并且从部分8184朝向源极电极526延伸。与部分8184相比，部分8182在源极-栅极访问区中相对更远离2deg200以增加2deg电子密度。部分8186比部分8184相对更薄，并且从部分8184朝向漏极电极322延伸。部分8186可帮助从2deg200屏蔽衬底102的电压。

部分8182和8186可具有如前相对于掩埋区108所述的厚度。部分8184的厚度可以在部分8182和8186的厚度的1.5倍至10倍的范围内。在特定实施方案中，部分8184的厚度可在50nm至900nm的范围内。

可以沉积沟道层206以形成主表面207，使得主表面207是基本平面的。在一个实施方案中，沟道层206的在部分8184上方的一部分的厚度可在20nm至95nm的范围内。在与掩埋区508和818横向间隔开的位置处的沟道层206的厚度可以是如前相对于图1所述的沟道层106的厚度中的任一个。掩埋区818的部分8186与掩埋区508之间的横向间距822可具有如前相对于横向间距222所述的值中的任一个。

图9包括包括反向阻塞ehemt的实施方案。结构的右侧部分类似于栅控二极管。结构包括在阻挡层108上方的p型半导体构件910，并且p型半导体构件910可包括如前相对于栅极电极210所述的组成、厚度中的任一个并且使用如前相对于该栅极电极所述的技术中的任一种来形成。结构还包括漏极侧掩埋区908和源极侧掩埋区918。漏极侧掩埋区908包括相对较厚部分9080和9084以及部分9080和9084之间的相对较薄部分9082，并且源极侧掩埋区918包括相对较厚部分9180和9184以及部分9180和9184之间的相对较薄部分9182。部分9084在p型半导体构件910下面，并且部分9184在栅极电极210下面。

部分9082和9182可具有如前相对于掩埋区108所述的厚度。部分9080、9084、9180和9184的厚度可以在部分9082和9182的厚度的1.5倍至10倍的范围内。沟道层206可具有如前相对于图8所述的厚度考虑。掩埋区918的部分9184与掩埋区908的部分9084之间的横向间距922可具有如前相对于横向间距222所述的值中的任一个。

漏极电极922类似于漏极电极322，并且还包括接触p型半导体构件910的一部分。尽管在图9的实施方案中未示出，但掩埋区918可包括经过栅极电极朝向漏极电极922横向延伸的一部分，类似于图8中的掩埋区818的部分8186。

图10包括另一个实施方案，其中掩埋区1018被背部阻挡电极1028接触。掩埋区1018包括部分10180、10182和10184，这些部分具有如前相对于掩埋区918的部分9180、9182和9184所述的厚度。该配置允许独立于源极电极326、栅极电极324或这两者来控制掩埋区1018。可以在源极电极326下方在背部阻挡电极1028和2deg200之间的沟道层206内形成注入区1006，使得2deg200不会延伸到背部阻挡电极1028。注入物会破坏晶格并因此消减2deg，从而有效隔离材料。典型的注入物种类为氮、氩、硼、铁等。注入物剂量范围为1×10¹¹/cm²至1×10¹⁵/cm²。

注入深度使得注入的物质覆盖2deg的深度，即比层208的厚度更深。二极管1028位于掩埋区1018的部分10184和2deg200之间，其中部分10184是阳极，而2deg200是阴极。当将空穴从部分10184注入到对栅极电极324下方的2deg200内的电子密度进行模块化的沟道层206中时，部分10184(阳极)上的正电位有助于降低导电带(ec)的能量并降低rdson，直到二极管1028变为正向偏置。部分10184(阳极)上的负电位有助于增加ec并增加阈值电压(vth)。

hemt可在开关电路中用作高侧晶体管或低侧晶体管，其中高侧晶体管的源极和低侧晶体管的漏极在节点处耦接并向负载或其他类似的应用供电。表1包括状态和电压的列表。在表中，vbb是背部阻挡电极1028上的电压，并且vth是hemt的阈值电压。

表1-图10中hemt的操作状态

在断开状态下，vbb的负电压增加hemt的vth(表1中的高vth)，并减小栅极电极324下方的2deg200内的电子密度，以帮助保持断开状态电流低于不存在掩埋区1018和背部阻挡电极1028的情况下的断开状态电流。在导通状态下，vbb的正电压减小hemt的vth(表1中的低vth)并且允许rdson低于不存在掩埋区1018和背部阻挡电极1028的情况下的rdson。在切换操作期间，负电压vbb和高vth可以帮助降低栅极到漏极电荷除以栅极到源极电荷的比率。当从断开状态切换到导通状态时hemt是低侧晶体管时，以及当从3q操作切换到导通状态时hemt是高侧晶体管时，该配置可能是有用的。在3q操作期间，正vbb和低vth可帮助减少停滞时间损失。

在图10中，漏极电极1022类似于源极电极326，并且掩埋区不在漏极电极1022下面。在另一个实施方案中，漏极侧掩埋区108和漏极电极322可与掩埋区1018和背部阻挡电极1028结合使用。漏极侧掩埋区和掩埋区1018之间的横向间距可具有如前相对于横向间距222所述的值中的任一个。

图11包括被配置为具有掩埋区的双向晶体管的hemt的图示。hemt包括漏极/源极电极1122，该漏极/源极电极覆盖在掩埋区1108上面并且接触该掩埋区；源极/漏极电极1126，该源极/漏极电极覆盖在掩埋区1118上面并且接触该掩埋区；栅极电极1110及其对应的栅极互连件1124；以及另一个栅极电极1112及其对应的栅极互连件1125。如图11中可见，hemt的右侧是hemt左侧的镜像。掩埋区1108包括部分11080、11082、11084和11086，并且掩埋区1118包括部分11180、11182、11184和11186。掩埋区1108和1118及其对应部分的组成和厚度可以是如先前相对于图8中的掩埋区818所述的组成和厚度中的任一个。横向间距1132可具有如先前相对于横向间距222所述的值中的任一个。如前相对于另一个实施方案所述，沟道层206可被形成为使得主表面207是平面的。

在不脱离本文所述概念的情况下，可使用其他实施方案。在一个实施方案中，漏极电极和源极电极以及栅极互连件(覆盖在栅极电极324上面)中的任一个的部分可以具有或可以不具有充当场板的部分。漏极侧掩埋区可帮助减少对漏极电极的场板的需要，而源极侧掩埋区可帮助减少对源极电极和栅极互连件中的任一个或两个的场板的需要。在另一个实施方案中，场板和掩埋区均可沿着hemt结构的漏极侧或源极侧使用。在另外的实施方案中，掩埋区818、918和1018可具有与如图6和图7所示的导电区618类似的下面的导电区。在另一个实施方案中，栅极电极210和栅极互连件324可被栅极介电层和栅极电极代替。在另一个实施方案中，源极电极和栅极电极可彼此电连接，使得hemt结构是栅控二极管。

如本文所述的实施方案可帮助形成具有掩埋区的增强型hemt，其比没有任何掩埋区的增强型hemt具有更好的性能。在一些实施方案中，二极管位于掩埋区和2deg之间，其中掩埋区是二极管的阳极。在断开状态下，二极管可被正向偏置，并且掩埋区向沟道层中注入空穴，以与俘获电子重新结合，并且减小或消除动态导通状态电阻。可以选择横向间距，使得沿着横向地在栅极电极和漏极电极之间的所有沟道层注入空穴。另外，当处于断开状态时，漏极侧掩埋区可降低漏极边缘处以及漏极区中的最大电场。漏极侧场板可以与漏极侧掩埋区一起使用也可以不与其一起使用。可以优化和设计漏极侧掩埋区或漏极侧场板和漏极侧掩埋区的组合以实现期望的电场。在导通状态下，相对于2deg处于正电位的掩埋区可增加2deg内的电子密度并降低rdson。

源极侧掩埋区可耦接到源极电极或背部阻挡电极。栅极电极下方的源极侧掩埋区的相对较厚部分可有助于hemt结构的沟道的双耗尽，并且源极侧掩埋区的相对较薄部分与较厚部分相比相对较远离2deg。源极侧掩埋区的较薄部分与2deg之间的相对较远距离增加了2deg电子密度。较厚部分可被另一个相对较薄部分代替(源极侧掩埋区可具有与较薄部分类似的基本均匀的厚度)，这对于3q操作是有利的。源极侧掩埋区的一部分可延伸越过栅极电极以帮助屏蔽2deg与衬底电压。

当源极侧掩埋区耦接到背部阻挡电极时，可以实现对hemt的进一步控制。当hemt是开关电路中的高侧晶体管或低侧晶体管时，这样的配置可能是有用的。背部阻挡电极可处于降低hemt的vth的正电位，或者可处于增加hemt的vth的负电位。与没有源极侧掩埋和背部阻挡电极的hemt相比，在断开状态下，断开状态电流可降低，并且在导通状态下，rdson可降低。该配置可帮助在切换和3q操作期间降低qgd/qgs的比率并且减少停滞时间损失。

许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本发明的范围。实施方案可根据如下所列的项目中的任一者或多者。

实施方案1。电子器件可包括高电子迁移率晶体管，该电子迁移率晶体管包括第一掩埋区；沟道层，该沟道层覆盖在第一掩埋区上面；栅极电极；以及漏极电极，该漏极电极覆盖在第一掩埋区上面。第一掩埋区可朝向栅极电极延伸并且不在栅极电极下面。

实施方案2。实施方案1的电子器件，其中第一掩埋区包括p型半导体材料。

实施方案3。实施方案2的电子器件，其中沟道层和第一掩埋区具有相同基极半导体材料。

实施方案4。实施方案1的电子器件，其中沟道层在第一掩埋区上方具有至少110nm的厚度。

实施方案5。实施方案1的电子器件，其中高电子迁移率晶体管还包括源极电极，该源极电极包括场板，该场板在栅极电极上方并且越过该栅极电极朝向漏极电极延伸。

实施方案6。实施方案1的电子器件，其中高电子迁移率晶体管还包括源极电极以及在源极电极下面的第二掩埋区。

实施方案7。实施方案6的电子器件，其中源极电极和第二掩埋区彼此电连接。

实施方案8。实施方案6的电子器件，其中高电子迁移率晶体管是双向晶体管，漏极电极是用于双向晶体管的漏极/源极电极，并且源极电极是用于双向晶体管的源极/漏极电极。

实施方案9。实施方案6的电子器件，其中第二掩埋区在沟道层和栅极电极下面，延伸越过栅极电极，并且与第一掩埋区间隔开。

实施方案10。实施方案6的电子器件，其中第一掩埋区和第二掩埋区具有相同组成。

实施方案11。实施方案6的电子器件，其中高电子迁移率晶体管还包括导电区，该导电区接触第二掩埋区并且在第二掩埋区下面。

实施方案12。实施方案6的电子器件，其中第二掩埋区包括第一部分和第二部分，其中第一部分在栅极电极下面并且比第二部分更厚，并且(1)源极电极比起第一部分更靠近第二部分，或者(2)漏极电极比起第一部分更靠近第二部分。

实施方案13。实施方案12的电子器件，其中沟道层的一部分覆盖在第二掩埋区的第一部分上面，并且沟道层的该部分的厚度在20nm至95nm的范围内。

实施方案14。实施方案1的电子器件，其中高电子迁移率晶体管还包括覆盖在沟道层上面的阻挡层，其中漏极电极的第一部分延伸穿过阻挡层并且接触第一掩埋区，并且漏极电极的第二部分在阻挡层上方延伸并且接触该阻挡层。

实施方案15。实施方案1的电子器件，其中高电子迁移率晶体管还包括缓冲层，其中第一掩埋区覆盖在缓冲层的一部分而不是全部上面。

实施方案16。实施方案1的电子器件，其中缓冲层和沟道层具有相同基极半导体材料，并且与沟道层相比，缓冲层具有更高的掺杂物浓度。

实施方案17。实施方案1的电子器件，其中高电子迁移率晶体管是增强型晶体管。

实施方案18。实施方案1的电子器件，其中第一掩埋区和栅极电极之间的横向间距为：，

x≥7.5(y)+0.3

其中，

x是第一掩埋区和栅极电极之间的横向间距，以微米为单位，并且

y是高电子迁移率晶体管的，其中额定电压以kv为单位。额定电压

实施方案19。实施方案1的电子器件，其中高电子迁移率晶体管是增强型晶体管；高电子迁移率晶体管还包括缓冲层、源极电极和阻挡层；第一掩埋区包括p型半导体材料；缓冲层在沟道层下面，具有与沟道层相同的基极半导体材料，并且与沟道层相比具有更高的掺杂物浓度；沟道层和第一掩埋区包含alxga(1-x)n，其中0≤x≤0.1；第一掩埋区覆盖在缓冲层的一部分而不是全部上面；阻挡层覆盖在沟道层上面并且在栅极电极下面，其中阻挡层包含alyga(1-y)n，其中0<y≤1并且y>x；漏极电极的第一部分延伸穿过阻挡层并且接触第一掩埋区，并且漏极电极的第二部分在阻挡层上方延伸并且接触该阻挡层，并且源极电极覆盖在阻挡层上面并且接触该阻挡层而且与沟道层间隔开。

实施方案20。电子器件可包括高电子迁移率晶体管，该电子迁移率晶体管包括第一掩埋区；沟道层，该沟道层覆盖在第一掩埋区上面；栅极电极，该栅极电极覆盖在沟道层上面；p型半导体构件，该p型半导体构件覆盖在沟道层上面；以及漏极电极，其中漏极电极、第一掩埋区和p型半导体构件在节点处彼此连接。p型半导体构件设置在栅极电极和漏极电极之间。

实施方案21。实施方案20的电子器件，其中第一掩埋区包括第一部分和第二部分，其中第一部分比第二部分更厚，并且漏极电极比起第一部分更靠近第二部分。

实施方案22。实施方案20的电子器件，其中高电子迁移率晶体管还包括源极电极和第二掩埋区，其中源极电极覆盖在第二掩埋区上面并且接触第二掩埋区。

实施方案23。实施方案22的电子器件，其中第二掩埋区包括第一部分和第二部分，第二掩埋区的第一部分比第二掩埋区的第二部分更厚，并且源极电极比起第二掩埋区的第一部分更靠近第二掩埋区的第二部分。

应当注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。

上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求书的关键、需要或必要特征。

本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备以及系统的所有要素和特征的穷尽性和全面性描述。单独的实施方案可也按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征可也单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案可以使用并且从本公开中得出，使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。