半导体结构及其形成方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.目前，在半导体制造过程中，采用刻蚀工艺在层间介质层中形成开口，随后在开口中沉积导电材料，形成电连接结构，以用于半导体器件之间的电连接是一种广泛使用的工艺。
3.然而，现有的半导体结构的性能仍然较差。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
5.为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和第二区，所述第一区内具有第一金属结构，所述第二区内具有第二金属结构，所述衬底表面暴露出所述第一金属结构顶面和所述第二金属结构顶面；在所述衬底表面、所述第一金属结构表面和所述第二金属结构表面形成器件层，所述第二区的器件层内具有第一器件，所述第一器件在所述衬底表面的投影与所述第二金属结构顶面部分或全部重合；在所述第一区的器件层内形成第一通孔，所述第一通孔暴露出所述第一金属结构部分或全部表面，在所述第二区的器件层内形成第二通孔，所述第二通孔贯穿所述第一器件，且所述第二通孔暴露出所述第二金属结构部分或全部表面；采用选择性金属生长工艺，在所述第一通孔内形成第一插塞，并在所述第二通孔内形成第二插塞。
6.可选的，所述第一金属结构的材料和所述第二金属结构的材料相同。
7.可选的，所述第一插塞的材料和所述第二插塞的材料相同。
8.可选的，所述第一金属结构的材料、所述第二金属结构的材料、所述第一插塞的材料和所述第二插塞的材料均相同。
9.可选的，所述第一金属结构的顶面和所述第二金属结构的顶面齐平。
10.可选的，所述第一器件包括电阻层。
11.可选的，所述电阻层的材料包括氮化钛。
12.可选的，所述第一器件还包括停止层，所述停止层位于所述电阻层表面。
13.可选的，所述器件层包括第一介质层和第二介质层，所述第二介质层位于所述第一介质层表面，所述第一器件位于所述第一介质层与所述第二介质层之间。
14.可选的，形成所述器件层的方法包括：在所述衬底表面、所述第一金属结构表面和所述第二金属结构表面形成所述第一介质层；在所述第二区的第一介质层表面形成第一器件；在所述第一介质层和所述第一器件表面形成第二介质层。
15.可选的，所述第一介质层的材料包括氧化硅、氮化硅、氮化钽、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种；所述第二介质层的材料包括氧化硅、氮化硅、氮碳化
硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种。
16.可选的，所述衬底包括基底和第三介质层，所述第三介质层位于所述基底表面，并且所述第一金属结构和所述第二金属结构均位于所述第三介质层内。
17.可选的，所述第一区的基底内具有半导体器件，并且所述第一金属结构与所述半导体器件电互连。
18.可选的，形成所述第一插塞和所述第二插塞的方法包括：采用选择性生长工艺，在所述第一通孔、所述第二通孔内形成插塞材料层，直至所述插塞材料层与所述第二介质层的表面齐平，或者高于所述第二介质层的表面。
19.可选的，形成所述第一插塞和所述第二插塞的方法还包括：平坦化所述插塞材料层，直至与所述第二介质层表面齐平；平坦化所述插塞材料层的工艺包括：化学机械平坦化工艺。
20.可选的，所述第一金属结构的材料包括钨或钴中的一种。
21.可选的，所述第二金属结构的材料包括钨或钴中的一种。
22.可选的，所述第一插塞的材料包括钨或钴中的一种。
23.可选的，所述第二插塞的材料包括钨或钴中的一种。
24.相应的，本发明的技术方案还提供一种半导体结构，包括：衬底，所述衬底包括第一区和第二区，所述第一区内具有第一金属结构，所述第二区内具有第二金属结构，所述衬底表面暴露出所述第一金属结构顶面和所述第二金属结构顶面；位于在所述衬底表面、所述第一金属结构表面和所述第二金属结构表面的器件层，所述第二区的器件层内具有第一器件，所述第一器件在所述衬底表面的投影与所述第二金属结构顶面部分或全部重合；位于所述第一区的器件层内的第一通孔，所述第一通孔暴露出所述第一金属结构部分或全部表面，位于所述第二区的器件层内的第二通孔，所述第二通孔贯穿所述第一器件，且所述第二通孔暴露出所述第二金属结构部分或全部表面；位于所述第一通孔内的采用选择性金属生长工艺形成的第一插塞，以及位于所述第二通孔内的采用选择性金属生长工艺形成的第二插塞。
25.与现有技术相比，本发明的技术方案具有以下有益效果：
26.本发明技术方案提供的半导体结构的形成方法中，一方面，由于在所述所述器件层内形成所述第一通孔和所述第二通孔，在所述第一通孔内形成第一插塞，在所述第二通孔内形成第二插塞，减少了最终形成的第一插塞和第二插塞之间的高度差，另一方面，由于采用选择性金属生长工艺形成所述第一插塞和所述第二插塞，形成所述第一插塞的材料从所述第一通孔的底部开始生长，形成所述第二插塞的材料从所述第二通孔底部开始生长，因此，所述第一插塞的材料和所述第二插塞的材料在生长时的高度差变小，有利于后续的平坦化工艺，从而减少所述第一插塞的材料和所述第二插塞的材料在所述器件层表面形成的残留物，同时，所述第一插塞的材料和所述第二插塞的材料难以生长于所述器件层表面，从而减少所述第一插塞的材料和所述第二插塞的材料在所述器件层表面形成的残留物。由于，减少了所述第一插塞的材料和所述第二插塞的材料在所述器件层表面形成的残留物，并且所述第二通孔贯穿所述第一器件，因此形成与所述第一器件电互连的第二插塞的同时，减少了所述残留物对半导体结构的性能影响，提高了半导体结构的性能。
27.进一步，由于所述第一金属结构的材料和所述第二金属结构的材料相同，减小了
所述第一插塞的材料和所述第二插塞的材料之间，材料生长速度的差距，因此更多的减小了第一插塞的材料和所述第二插塞的材料在生长时的高度差，从而有利于，减少所述第一插塞的材料和所述第二插塞的材料在所述器件层表面形成的残留物，提高了半导体结构的性能。
28.进一步，由于所述第一插塞的材料和所述第二插塞的材料相同，减小了所述第一插塞的材料和所述第二插塞的材料之间，材料生长速度的差距，因此更多的减小了第一插塞的材料和所述第二插塞的材料在生长时的高度差，从而有利于，减少所述第一插塞的材料和所述第二插塞的材料在所述器件层表面形成的残留物，提高了半导体结构的性能。
29.进一步，由于在所述电阻层表面形成了停止层，从而能够改善电阻层的氧化情况，并在后续半导体形成过程中的刻蚀等工艺中，保护所述电阻层，以减少后续刻蚀等工艺对所述电阻层的影响，提高所述半导体结构的性能。
附图说明
30.图1至图4是一种半导体结构的形成过程的剖面结构示意图；
31.图5至图10是本发明实施例的半导体结构形成过程的剖面结构示意图。
具体实施方式
32.如背景技术所述，半导体结构的性能仍然较差。
33.以下结合附图进行详细说明，半导体结构的性能较差的原因，图1至图5是一种半导体结构的形成过程的剖面结构示意图。
34.请参考图1，提供基底100，所述基底100包括a区和b区，所述基底100内具有电学器件；在所述基底100表面形成第一介质层110；在所述a区的第一介质层110的部分表面形成电阻120；在所述电阻120的表面和所述第一介质层110暴露的表面形成第二介质层130。
35.请参考图2，在所述a区的第一介质层110和所述第二介质层130内形成第一开口140，所述第一开口140底部暴露出所述电学器件部分表面；在所述b区的第二介质层130内形成第二开口150，所述第二开口150暴露出所述电阻120表面。
36.请参考图3，在所述第一开口140内、所述第二开口150内以及所述第二介质层130表面沉积初始插塞材料层160。
37.请参考图4，对所述初始插塞材料层160进行平坦化工艺，直至暴露出所述第二介质层130顶部表面，以形成第一插塞161和第二插塞162。
38.上述形成方法形成的半导体结构中，形成了与所述电学器件电互连的第一插塞161，以及与所述电阻120电互连的第二插塞162。
39.然而，一方面，由于第一开口140的底面位于所述第一介质层110表面，第二开口150的底面位于所述电阻120的表面，即，第一开口140的深度大于第二开口150的深度。因此，沉积的插塞材料层160在形成初始插塞材料层160后，在所述电阻120上方的初始插塞材料层160部分的表面将高于其余部分的表面，导致在平坦化所述初始插塞材料层160以形成第一插塞161和第二插塞162时，不仅不利于半导体结构的表面达到较平坦的效果，并且，在所述第二介质层130表面容易形成初始插塞材料层160的残留物163，从而影响形成的半导体结构的性能，使所述半导体结构的性能变差。
40.另一方面，由于采用了沉积工艺形成所述初始插塞材料层160，因此形成的第一插塞161内和第二插塞162内容易具有空洞等缺陷，从而增加了所述第一插塞161与所述电学器件电互连时的接触电阻，以及所述第二插塞162与所述电阻120电互连时的接触电阻，使所述半导体结构的性能变差。
41.为解决所述技术问题，本发明实施例提供了一种半导体结构及其形成方法，通过减小形成的第一插塞与第二插塞之间的高度差，同时采用选择性金属生长工艺形成第一插塞和第二插塞，以提高半导体结构的性能。
42.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
43.图5至图10是本发明实施例的半导体结构形成过程的剖面结构示意图。
44.请参考图5，提供衬底100，所述衬底100包括第一区i和第二区ii，所述第一区i内具有第一金属结构101，所述第二区ii内具有第二金属结构102，所述衬底100表面暴露出所述第一金属结构101顶面和所述第二金属结构102顶面。
45.所述衬底100的材料为半导体材料。
46.在本实施例中，所述衬底100的材料包括硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
47.在本实施例中，所述衬底100包括基底(未图示)和第三介质层(未图示)，所述第三介质层位于所述基底表面。所述第一区i的基底内具有半导体器件，所述半导体器件包括pmos晶体管、nmos晶体管中的一者或全部。所述衬底100还包括与半导体器件电连接的互连结构，以及包围所述半导体器件和所述互连结构的绝缘层。
48.在本实施例中，所述第一金属结构101表面具有第一阻挡层(未图示)，所述了第二金属结构102表面具有第二阻挡层(未图示)，具体而言，所述衬底100表面暴露出所述第一阻挡层表面和所述第二阻挡层表面。
49.在本实施例中，所述第一阻挡层和所述第二阻挡层的材料相同。
50.在本实施例中，所述第一金属结构101和所述第二金属结构102均位于所述第三介质层内。
51.所述第一金属结构101，一方面用于与所述第一区i内的半导体器件电互连，另一方面用于作为后续采用选择性金属生长工艺形成第一插塞时，生长所述第一插塞的材料的金属基底。
52.所述第二金属结构102，用于作为后续采用选择性金属生长工艺形成第二插塞时，生长所述第二插塞的材料的金属基底。
53.在本实施例中，所述第一金属结构101和所述第二金属结构102均位于所述绝缘层内。
54.在本实施例中，所述绝缘层的材料包括氮化硅。
55.在其他实施例中，所述绝缘层的材料包括氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
56.在本实施例中，所述第一金属结构101的材料与和所述第二金属结构102的材料相
同。
57.由于所述第一金属结构101的材料和所述第二金属结构102的材料相同，因此，在后续采用选择性金属生长工艺形成第一插塞和第二插塞时，减小了所述第一插塞的材料和所述第二插塞的材料的生长速度的差距，从而，更多的减小了第一插塞的材料和所述第二插塞的材料在生长时的高度差，从而有利于减少所述第一插塞的材料和所述第二插塞的材料在所述器件层表面形成的残留物，提高了半导体结构的性能。
58.在另一实施例中，所述第一金属结构101的材料与和所述第二金属结构102的材料不相同。
59.在本实施例中，所述第一金属结构101的材料包括钨或钴中的一种。
60.在本实施例中，所述第二金属结构102的材料包括钨或钴中的一种。
61.在本实施例中，所述第一金属结构101的顶面和所述第二金属结构102的顶面齐平。
62.由于所述第一金属结构101的顶面和所述第二金属结构102的顶面齐平，因此，后续形成第一插塞和第二插塞时，所述第一插塞的材料和所述第二插塞的材料从相同高度的平面开始生长，有利于减小第一插塞的材料和所述第二插塞的材料在生长时的高度差，从而有利于减少所述第一插塞的材料和所述第二插塞的材料在所述器件层表面形成的残留物，提高了半导体结构的性能。
63.在另一实施例中，所述第一金属结构的顶面和所述第二金属结构的顶面不齐平。
64.在本实施例中，后续在所述衬底100表面、所述第一金属结构101表面和所述第二金属结构102表面形成器件层，所述第二区ii的器件层内具有第一器件，所述第一器件在所述衬底表面的投影与所述第二金属结构102顶面部分或全部重合。所述器件层还包括第一介质层和第二介质层，所述第二介质层位于所述第一介质层表面，所述第一器件位于所述第一介质层与所述第二介质层之间，具体形成所述器件层的过程请参考图6至图8。
65.请参考图6，在所述衬底100表面、所述第一金属结构101表面和所述第二金属结构102表面形成第一介质层110。
66.所述第一介质层110，一方面用于保护所述衬底100、所述第一金属结构101和所述第二金属结构102，从而在后续的工艺过程，减少所述衬底100、所述第一金属结构101和所述第二金属结构102受到所述工艺的造成的损伤；另一方面，用于使后续形成的第一器件与所述衬底100之间绝缘。
67.形成所述第一介质层110的工艺包括外延工艺、旋涂工艺或沉积工艺。
68.在本实施例中，形成所述第一介质层110的工艺包括化学气相沉积工艺。
69.所述第一介质层110的材料包括氧化硅、氮化硅、氮化钽、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种。
70.在本实施例中，所述第一介质层110的材料为氧化硅。
71.请参考图7，在所述第二区ii的第一介质层110表面形成第一器件113。
72.在本实施例中，所述第一器件113包括电阻层111和停止层112，所述停止层112位于所述电阻层111表面。
73.由于在所述电阻层111表面形成了停止层112，从而能够改善电阻层111的氧化情况，并在后续半导体形成过程中的刻蚀等工艺中，保护所述电阻层111，以减少后续刻蚀等
工艺对所述电阻层111的影响，提高所述半导体结构的性能。
74.在本实施例中，形成所述第一器件113的方法包括：在所述第一介质层110的表面形成电阻层材料层(未图示)；在所述电阻层材料层表面形成停止层材料层(未图示)；在所述第二区ii的停止层材料层的部分表面形成第一图形化层(未图示)；以所述第一图形化层为掩膜，刻蚀所述停止层材料层和所述电阻层材料层，直至暴露出所述第一介质层110的表面。
75.所述第一图形化层在所述衬底100表面的投影与所属第二金属结构102的顶面结构部分或全部重合，从而所述第一器件113在所述衬底100表面的投影与所述第二金属结构102顶面部分或全部重合。
76.所述第一器件113在所述衬底100表面的投影与所述第二金属结构102顶面部分或全部重合，有利于后续形成贯穿所述第一器件的第二通孔后，采用选择性生长工艺在所述第二通孔内形成与所述第一器件电互连的第二插塞。
77.形成所述电阻层材料层的工艺包括沉积工艺或金属电镀工艺。
78.形成所述停止层材料层的工艺包括沉积工艺或外延工艺。
79.刻蚀所述停止层材料层和所述电阻层材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
80.在本实施例中，所述电阻层111的材料包括氮化钛。
81.在本实施例中，所述停止层112的材料包括氮化硅。
82.请参考图8，在所述第一介质层110和所述第一器件113表面形成第二介质层120。
83.从而形成器件层(未图示)，所述器件层包括第一介质层110和第二介质层120，以及位于所述第一介质层110与所述第二介质层120之间的第一器件113。
84.所述第二介质层120用于保护所述第一器件113，从而在后续的工艺过程，减少所述第一器件113受到所述工艺的造成的损伤。
85.形成所述第二介质层120的工艺包括外延工艺、旋涂工艺或沉积工艺。
86.在本实施例中，形成所述第二介质层120的工艺包括化学气相沉积工艺。
87.所述第二介质层120的材料包括氧化硅、氮化硅、氮化钽、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种。
88.在本实施例中，所述第二介质层120的材料为氧化硅。
89.请参考图9，在所述第一区i的器件层内形成第一通孔121，所述第一通孔121暴露出所述第一金属结构101部分或全部表面，在所述第二区ii的器件层内形成第二通孔122，所述第二通孔122贯穿所述第一器件113，且所述第二通孔122暴露出所述第二金属结构102部分或全部表面。
90.形成所述第一通孔121和所述第二通孔122的方法包括：在所述第二介质层120的表面形成第二图形化层(未图示)，所述第二图形化层暴露出部分所述第二介质层120的表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层120、所述第一介质层110和所述第一器件113，直至暴露出所述第一金属结构101顶部表面和所述第二金属结构102顶部表面。
91.在本实施例中，刻蚀所述第二介质层120、所述第一介质层110和所述第一器件113，直至暴露出所述第一金属结构101顶部表面和所述第二金属结构102顶部表面的方法包括：以所述第二图形化层为掩膜，进行第一刻蚀工艺，刻蚀第一区i的第二介质层120和第
一介质层110，直至暴露出所述第一阻挡层表面，同时，刻蚀第二区ii的第二介质层120，直至暴露出所述第一器件113表面，即所述停止层112表面；进行第一刻蚀工艺后，对所述停止层112进行第二刻蚀工艺，直至暴露出所述电阻层111表面；进行第二刻蚀工艺后，对所述电阻层111进行第三刻蚀工艺，直至暴露出第一介质层110表面；进行所述第三刻蚀工艺后，对所述第一区i的第一介质层110进行第一刻蚀工艺，直至暴露所述第二阻挡层表面；进行第一刻蚀工艺刻蚀所述第一区i的第一介质层110后，对所述第一阻挡层和所述第二阻挡层进行第四刻蚀工艺，直至暴露出所述第一金属结构101顶部表面和所述第二金属结构102顶部表面。
92.需要说明的是，由于所述第一刻蚀工艺对所述第一阻挡层的刻蚀速度小于对所述第一介质层110和所述第二介质层120的刻蚀速度、所述第二刻蚀工艺对所述第一阻挡层的刻蚀速度小于对所述停止层112的刻蚀速度，所述第三刻蚀工艺对所述第一阻挡层的刻蚀速度小于对所述电阻层111的刻蚀速度，因此，在刻蚀所述第二区ii的停止层112、电阻层111及第一介质层110时，所述第一阻挡层阻挡能够阻挡所述第一刻蚀工艺、所述第二刻蚀工艺和所述第三刻蚀工艺对所述第一金属结构101表面的损害。
93.在本实施例中，形成所述第一通孔121和所述第二通孔122的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
94.请参考图10，采用选择性金属生长工艺，在所述第一通孔121内形成第一插塞130，并在所述第二通孔122内形成第二插塞140。
95.一方面，由于在所述器件层内形成所述第一通孔121和所述第二通孔122，在所述第一通孔121内形成第一插塞130，在所述第二通孔122内形成第二插塞140，减少了最终形成的第一插塞130和第二插塞140之间的高度差；另一方面，由于采用选择性金属生长工艺形成所述第一插塞130和所述第二插塞140，形成所述第一插塞130的材料从所述第一通孔121的底部开始生长，形成所述第二插塞140的材料从所述第二通孔122底部开始生长，因此，所述第一插塞130的材料和所述第二插塞140的材料在生长时的高度差变小，有利于后续的平坦化工艺，从而减少所述第一插塞130的材料和所述第二插塞140的材料在所述器件层表面形成的残留物；同时，所述第一插塞130的材料和所述第二插塞140的材料难以生长于所述器件层表面，从而减少所述第一插塞130的材料和所述第二插塞140的材料在所述器件层表面形成的残留物。由于，减少了所述第一插塞130的材料和所述第二插塞140的材料在所述器件层表面形成的残留物，并且所述第二通孔122贯穿所述第一器件113，因此形成与所述第一器件113电互连的第二插塞140的同时，减少了所述残留物对半导体结构的性能影响，提高了半导体结构的性能。
96.不仅如此，由于采用选择性金属生长工艺形成所述第一插塞130和所述第二插塞140，因此，能够减少所述第一插塞130和所述第二插塞140内的空洞等缺陷，一方面提高了所述第一插塞130和所述第二插塞140的质量，另一方面能够减少所述第一插塞130和所述第二插塞140的接触电阻，从而，能够提高半导体结构的性能。
97.在本实施例中，形成所述第一插塞130和所述第二插塞140的方法包括：采用选择性生长工艺，在所述第一通孔121、所述第二通孔122内形成插塞材料层(未图示)，直至所述插塞材料层与所述第二介质层120的表面齐平，或者高于所述第二介质层120的表面。
98.所述插塞材料层用于形成所述第一插塞130和所述第二插塞140。
99.在本实施例中，所述插塞材料层的表面高于所述第二介质层120的表面。
100.在本实施例中，形成所述插塞材料层后，平坦化所述插塞材料层，直至与所述第二介质层120表面齐平。
101.平坦化所述插塞材料层的工艺包括：化学机械平坦化工艺。
102.在本实施例中，所述第一插塞130、所述第二插塞140、所述第一金属结构101和所述第二金属结构102的材料相同。
103.由于所述第一插塞130、所述第二插塞140、所述第一金属结构101和所述第二金属结构102的材料相同，因此所述第一插塞130的材料和所述第二插塞140的材料之间，材料生长速度的相同，因此极大的减小了第一插塞130的材料和所述第二插塞140的材料在生长时的高度差，从而极大的有利于，减少所述第一插塞130的材料和所述第二插塞140的材料在所述器件层表面形成的残留物，提高了半导体结构的性能。
104.在另一实施例中，所述第一插塞130和所述第二插塞140的材料相同，且所述第一插塞130和所述第二插塞140的材料与所述第一金属结构101和所述第二金属结构102的材料不同。
105.由于所述第一插塞130的材料和所述第二插塞140的材料相同，减小了所述第一插塞130的材料和所述第二插塞140的材料之间，材料生长速度的差距，因此更多的减小了第一插塞130的材料和所述第二插塞140的材料在生长时的高度差，从而有利于，减少所述第一插塞130的材料和所述第二插塞140的材料在所述器件层表面形成的残留物，提高了半导体结构的性能。
106.在其他实施例中，所述第一插塞和所述第二插塞的材料不同。
107.在本实施例中，所述第一插塞130的材料包括钨或钴中的一种。
108.在本实施例中，所述第二插塞140的材料包括钨或钴中的一种。
109.相应的，本发明实施例还提供一种半导体结构，请参考图10，包括：衬底100，所述衬底100包括第一区i和第二区ii，所述第一区i内具有第一金属结构101，所述第二区ii内具有第二金属结构102，所述衬底100表面暴露出所述第一金属结构101顶面和所述第二金属结构102顶面；位于在所述衬底100表面、所述第一金属结构101表面和所述第二金属结构102表面的器件层，所述第二区ii的器件层内具有第一器件113，所述第一器件113在所述衬底100表面的投影与所述第二金属结构102顶面部分或全部重合；位于所述第一区i的器件层内的第一通孔121，所述第一通孔121暴露出所述第一金属结构101部分或全部表面，位于所述第二区ii的器件层内的第二通孔122，所述第二通孔122贯穿所述第一器件113，且所述第二通孔122暴露出所述第二金属结构102部分或全部表面；位于所述第一通孔121内的采用选择性金属生长工艺形成的第一插塞130，以及位于所述第二通孔122内的采用选择性金属生长工艺形成的第二插塞140。
110.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。