分离栅沟槽结构功率器件的形成方法与流程

1.本发明涉及半导体集成电路制造领域，特别是涉及一种分离栅沟槽结构功率器件的形成方法。


背景技术：

2.在沟槽栅mosfet等功率器件中，在沟槽型的控制栅下方引入分离栅(split-gate)结构可以降低栅极至漏极(gate-to-drain)的密勒电容(miller capacitance)，防止其对于器件频率特性的影响，从而改善功率器件的性能。
3.目前，在现有的具备分离栅结构的sgt mosfet器件中，为了有效地发挥其作用，还要为分离栅结构设计额外的互连结构，使其连接至器件的源极，以起到降低密勒电容的功效。制备上述额外结构所需的附加工艺制程无疑增加了产品的制造成本，且额外增加的互连结构还占用了较大空间，增加了单个芯片在晶圆上的占用面积，减少了单枚晶圆的芯片数量，这也变相增加了产品成本。
4.因此，有必要提出一种新的分离栅沟槽结构功率器件的形成方法，解决上述问题。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种分离栅沟槽结构功率器件的形成方法，用于解决现有技术中分离栅结构需要设置额外互连结构的问题。
6.为实现上述目的及其它相关目的，本发明提供了一种分离栅沟槽结构功率器件的形成方法，其特征在于，包括如下步骤：
7.提供一衬底；
8.在所述衬底上形成第一沟槽，所述第一沟槽分为位于下部的第一区域和位于上部的第二区域；
9.在所述第一区域形成分离栅结构，所述分离栅结构包括形成于所述第一沟槽在所述第一区域的侧壁及底部的隔离结构和包裹于所述隔离结构中的核心区；所述核心区包括空气间隙层或介质层；
10.在所述第二区域形成控制栅结构。
11.作为本发明的一种可选方案，所述隔离结构包括形成于所述第一沟槽在所述第一区域的侧壁及底部的隔离结构介质层；形成所述隔离结构介质层的材料包括二氧化硅。
12.作为本发明的一种可选方案，所述核心区包括空气间隙层。
13.作为本发明的一种可选方案，形成所述隔离结构介质层的方法包括非共形二氧化硅化学气相沉积。
14.作为本发明的一种可选方案，所述隔离结构还包括形成于所述隔离结构介质层内侧侧壁上的侧墙层；形成所述侧墙层的材料包括多晶硅。
15.作为本发明的一种可选方案，形成所述侧墙层的方法包括在所述隔离结构介质层内侧沉积侧墙材料层，对所述侧墙材料层进行各向异性的干法刻蚀以形成所述侧墙层。
16.作为本发明的一种可选方案，所述核心区包括空气间隙层。
17.作为本发明的一种可选方案，所述核心区包括核心区介质层；形成所述核心区介质层的材料包括二氧化硅。
18.作为本发明的一种可选方案，所述核心区包括核心区介质层和包裹于所述核心区介质层中的空气间隙层；形成所述核心区介质层的材料包括二氧化硅。
19.作为本发明的一种可选方案，所述控制栅结构包括栅极材料层和包裹所述栅极材料层的栅极氧化层。
20.作为本发明的一种可选方案，在形成所述控制栅结构后，还包括如下步骤：
21.在所述衬底中形成源区和阱区；
22.在所述衬底上形成层间介质层；
23.在所述层间介质层中形成连接所述源区和所述控制栅结构的接触结构；
24.在所述层间介质层上形成至少一层金属互连层；
25.在所述金属互连层上形成钝化保护层。
26.如上所述，本发明提供一种分离栅沟槽结构功率器件的形成方法，具有以下有益效果：
27.本发明通过引入一种新的分离栅沟槽结构功率器件的形成方法，形成位于第一沟槽下部侧壁及底部的隔离结构和包裹于所述隔离结构中的核心区，提供了无需连接至器件源极或发射极的分离栅结构，不但降低了器件中栅极至漏极或集电极的密勒电容，提高器件开关速度，也简化了工艺流程，减小了器件的芯片面积，从而降低了产品制造成本。
附图说明
28.图1显示为现有技术中具有分离栅沟槽结构的sgt mosfet器件的截面示意图。
29.图2至图15显示为本发明实施例一中分离栅沟槽结构功率器件的形成方法的各步骤的截面示意图。
30.图16至图32显示为本发明实施例二中分离栅沟槽结构功率器件的形成方法的各步骤的截面示意图。
31.图33至图37显示为本发明实施例三中分离栅沟槽结构功率器件的形成方法的各步骤的截面示意图。
32.元件标号说明
33.100
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衬底
34.101
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沟槽结构
35.102
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介质层
36.103
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控制栅
37.104
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分离栅
38.105
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p型阱区
39.106
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n+型源区
40.107
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p+型掺杂区
41.108
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源极/发射极
42.109
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n+型掺杂区
43.110
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漏极
44.200
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衬底
45.201
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第一沟槽
46.201a
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第一区域
47.201b
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第二区域
48.202
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分离栅结构
49.203
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控制栅结构
50.204
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硬掩膜层
51.204a
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硬掩膜材料层
52.204b
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光刻胶层
53.205
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空气间隙层
54.206
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热氧化层
55.207
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二氧化硅层
56.208
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第二沟槽
57.209
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hdp二氧化硅层
58.210
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热氧化层
59.211
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栅极材料层
60.212
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阱区
61.212a
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光刻胶层
62.212b
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阱区注入区
63.213
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源区/发射极
64.213a
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光刻胶层
65.214
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层间介质层
66.215
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接触结构
67.216
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金属互连层
68.217
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钝化保护层
69.300
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衬底
70.301
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第一沟槽
71.301a
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第一区域
72.301b
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第二区域
73.302
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分离栅结构
74.303
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控制栅结构
75.304
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硬掩膜层
76.304a
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硬掩膜材料层
77.304b
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光刻胶层
78.305
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空气间隙层
79.306
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热氧化层
80.307
ꢀꢀꢀꢀꢀꢀꢀꢀ
二氧化硅层
81.308
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第二沟槽
82.309
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hdp二氧化硅层
83.310
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热氧化层
84.311
ꢀꢀꢀꢀꢀꢀꢀꢀ
栅极材料层
85.312
ꢀꢀꢀꢀꢀꢀꢀꢀ
阱区
86.312a
ꢀꢀꢀꢀꢀꢀꢀ
光刻胶层
87.312b
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阱区注入区
88.313
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源区/发射极
89.313a
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光刻胶层
90.314
ꢀꢀꢀꢀꢀꢀꢀꢀ
层间介质层
91.315
ꢀꢀꢀꢀꢀꢀꢀꢀ
接触结构
92.316
ꢀꢀꢀꢀꢀꢀꢀꢀ
金属互连层
93.317
ꢀꢀꢀꢀꢀꢀꢀꢀ
钝化保护层
94.319
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侧墙层
95.319a
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侧墙材料层
96.400
ꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
97.401
ꢀꢀꢀꢀꢀꢀꢀꢀ
第一沟槽
98.405
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空气间隙层
99.406
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热氧化层
100.407
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二氧化硅层
101.407a
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核心区介质层
102.419
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侧墙层
103.500
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衬底
104.501
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第一沟槽
105.501a
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第一区域
106.501b
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第二区域
107.502
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分离栅结构
108.503
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控制栅结构
109.506
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热氧化层
110.507
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二氧化硅层
111.507a
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核心区介质层
112.519
ꢀꢀꢀꢀꢀꢀꢀꢀ
侧墙层
具体实施方式
113.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
114.请参阅图1至图37。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数
目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
115.实施例一
116.如图1所示，是现有技术中具有分离栅沟槽结构的sgt mosfet器件的截面示意图。
117.在图1中，在n型外延的衬底101中形成有填满介质层102的沟槽结构101，在所述介质层102中还形成有位于上部的控制栅103和位于下部的分离栅104。在所述衬底101的正面还形成有p型阱区105、n+型源区106、p+型掺杂区107和源极/发射极108；在所述衬底101的背面还形成有n+型掺杂区109和漏极110。从图1中可以看出，为了有效发挥该器件结构中所述分离栅104降低所述控制栅103至所述漏极110的密勒电容(miller capacitance)的功效，所述分离栅104需要电性连接至所述源极/发射极108，根据不同器件也称发射极(emitter)，或者接地(ground)。需要指出的是，图1中仅示意性用连线表明了所述分离栅104和所述源极/发射极108的连接关系，而在实际器件结构中，为了连接所述分离栅104和所述源极/发射极108，还需要引入额外的互连结构。制备上述互连结构所附加工艺制程无疑增加了产品的制造成本，且额外增加的互连结构还增加了单个芯片的晶圆占用面积，减少了单枚晶圆所能容纳的芯片总数，这也变相增加了产品成本。
118.请参阅图2至图15，本实施例提供了一种分离栅沟槽结构功率器件的形成方法，其特征在于，包括如下步骤：
119.1)提供一衬底200；
120.2)在所述衬底上形成第一沟槽201，所述第一沟槽201分为位于下部的第一区域201a和位于上部的第二区域201b；
121.3)在所述第一区域201a形成分离栅结构202，所述分离栅结构202包括形成于所述第一沟槽201在所述第一区域201a的侧壁及底部的隔离结构和包裹于所述隔离结构中的核心区；
122.4)在所述第二区域201b形成控制栅结构203。
123.在步骤1)中，请参阅图2，提供一衬底200。可选地，所述衬底200可以是表面生长有n-型掺杂外延层的晶圆，所述外延层可以由硅(si)、锗硅(sige)、氮化镓(gan)或碳化硅(sic)等半导体材料通过外延(epi)生长形成。
124.在步骤2)中，请参阅图2至图4，在所述衬底上形成第一沟槽201，所述第一沟槽201分为位于下部的第一区域201a和位于上部的第二区域201b。
125.具体地，形成第一沟槽201的过程包括如下步骤：
126.2-1)在图2中，在所述衬底200的表面沉积硬掩膜材料层204a。可选地，所述硬掩膜材料层204a为二氧化硅层，可以通过化学气相沉积工艺形成。
127.2-2)在图3中，在所述硬掩膜材料层204a的表面通过光刻工艺形成定义所述第一沟槽201图案的光刻胶层204b。
128.2-3)在图4中，通过干法刻蚀工艺，以所述光刻胶层204b作为刻蚀掩膜，对所述硬掩膜材料层204a进行干法刻蚀，以形成具有所述第一沟槽201图案的所述硬掩膜层204。在形成所述硬掩膜层204后，去除残余的所述光刻胶层204b，并以所述硬掩膜层204作为刻蚀掩膜，通过各向异性的干法刻蚀工艺，在所述衬底200中刻蚀形成所述第一沟槽201。可选地，对于含硅的所述衬底200，可以采用sf6或hbr等作为刻蚀气体源进行各向异性的干法刻
蚀。在刻蚀完成后可以通过湿法刻蚀等方法去除所述硬掩膜层204。
129.在本实施例中，所述第一沟槽201的干法刻蚀以所述硬掩膜层204作为刻蚀掩膜，这是由于硬掩膜的刻蚀选择比高且保形性好。而在本发明的其他实施案例中，所述第一沟槽201的干法刻蚀也可以直接以光刻胶层作为刻蚀掩膜。
130.如图4所示，是在所述衬底200上形成的所述第一沟槽201，其可以分为位于下部的所述第一区域201a和位于上部的所述第二区域201b。需要指出的是，本发明定义所述第一区域201a和所述第二区域201b是为了定义及表述方便，实际形成的所述第一沟槽201中并不需要存在划分所述第一区域201a和所述第二区域201b的界限。
131.在步骤3)中，请参阅图5至图7，在所述第一区域201a形成分离栅结构202，所述分离栅结构202包括形成于所述第一沟槽201在所述第一区域201a的侧壁及底部的隔离结构和包裹于所述隔离结构中的核心区；所述核心区包括空气间隙层205。
132.具体地，在本实施例中，形成所述分离栅结构202的过程包括如下步骤：
133.3-1)在图5中，在所述衬底200及所述第一沟槽201的表面生长热氧化层206。可选地，所述热氧化层206通过炉管工艺对所述衬底200表面的硅材料进行热氧化形成。热氧化层的致密性较好，能够使结构具备较好的绝缘性能，也能修复沟槽刻蚀造成的部分损伤。在本发明的其他实施案例中，该氧化层还可以通过共形化学气相沉积或原子层沉积形成。
134.3-2)在图6中，通过非共形等离子化学气相沉积(non-comformal plasma cvd)工艺，在所述衬底200及所述第一沟槽201的表面沉积二氧化硅层。由于非共形等离子化学气相沉积工艺的填孔能力较弱，对于沟槽或孔洞等结构未填满时顶部已经封口，容易形成空隙结构。如图6所示，在所述非共形等离子化学气相沉积工艺后，所述第一沟槽201被二氧化硅层207所覆盖，在所述第一沟槽201中形成了所述空气间隙层205。可选地，所述空气间隙层205的高度约为所述第一沟槽201深度的一半。
135.3-3)在图7中，通过回刻工艺去除所述第一区域201a以外的二氧化硅层207，从而在所述第一区域201a中形成所述分离栅结构202。其中，所述分离栅结构202包括位于外围的由所述二氧化硅层207构成的隔离结构介质层以及位于中间的所述核心区的所述空气间隙层205。可选地，所述回刻工艺包括干法刻蚀、湿法刻蚀或者干法湿法相结合的工艺过程。
136.需要指出的是，在本发明的其他实施案例中，除了二氧化硅外，所述隔离结构介质层还可以由其他任意可能的介质材料构成，其结构也可以是多层结构，只要其所包裹的核心区内形成有所述空气间隙层205即可。此外，在本实施例中，所述分离栅结构202的顶部也具有二氧化硅层，以覆盖形成所述空气间隙层205，防止后续工艺影响所述空气间隙层205的结构完整性，而在本发明的其他案例中，如后续工艺不会影响所述空气间隙层205，则所述分离栅结构202顶部的二氧化硅层也可不必形成。
137.在步骤4)中，请参阅图7至图10，在所述第二区域201b形成控制栅结构203。
138.4-1)在图7中，在步骤3-3)的回刻工艺后，在所述分离栅结构202的上方形成了第二沟槽208；在图8中，通过高密度等离子体化学气相沉积(hdp-cvd)在所述第二沟槽208中沉积hdp二氧化硅层209。由于hdp-cvd具有良好的填孔能力且其生长得到的二氧化硅层具有较高的致密性，本实施例将其作为隔离材料，以隔离分离栅结构和后续形成的控制栅结构。
139.4-2)在图9中，对所述hdp二氧化硅层209进行回刻，去除所述第二沟槽208中大部
分的hdp二氧化硅，仅保留沟槽底部与下层的二氧化硅层207相邻的部分，该部分将作为绝缘结构分隔位于上方的控制栅和位于下方的分离栅。由于本质都是二氧化硅层，在图9中不再标识出hdp二氧化硅与下方二氧化硅层207的分界线。此外，在回刻过程后，还包括在所述衬底200和所述第二沟槽208的侧壁形成热氧化层210的步骤，所述热氧化层210可以作为所述控制栅的栅极氧化层。
140.4-3)在图10中，在所述第二沟槽208通过化学气相沉积形成栅极材料层211。可选地，所述栅极材料层211由多晶硅(poly-si)构成。通过回刻工艺或化学机械研磨(cmp)工艺去除所述衬底200表面多余的所述栅极材料层211，则所述第二沟槽208留下的所述栅极材料层211和所述热氧化层210构成的栅极氧化层共同构成了控制栅结构203。
141.作为示例，请参阅图11至图15，在步骤4)中形成所述控制栅结构后，还包括如下步骤：
142.5)在所述衬底200中形成阱区212和源区/发射极213；
143.6)在所述衬底200上形成层间介质层214；
144.7)在所述层间介质层214中形成连接所述源区/发射极213和所述控制栅结构203的接触结构215，接触结构215短接所述源区/发射极213和所述阱区212；
145.8)在所述层间介质层214上形成至少一层金属互连层216；
146.9)在所述金属互连层216上形成钝化保护层217。
147.在步骤5)中，请参阅图11至图13，在所述衬底200中形成阱区212和源区/发射极213。
148.具体地，包括如下步骤：
149.5-1)在图11中，通过光刻胶层212a定义出阱区图形，并以所述光刻胶层212a作为掩膜，通过离子注入，在所述衬底200上的设定区域内形成阱区注入区212b。可选地，所述阱区注入区212b采用的是p型离子源注入，以形成p型阱区。
150.5-2)在图12中，去除所述光刻胶层212a，并通过热退火工艺，使所述阱区注入区212b中的注入离子扩散并形成所述阱区212。
151.5-3)在图13中，通过光刻胶层213a定义出源区图形，并以所述光刻胶层213a作为掩膜，通过离子注入，在所述衬底200上的设定区域内形成所述源区/发射极213。可选地，所述源区/发射极213采用的是n型离子源注入，以形成n型源区。
152.在步骤6)中，请参阅图14，在所述衬底200上形成层间介质层214(ild)。可选地，所述层间介质层214为化学气相沉积形成的二氧化硅层。
153.在步骤7)中，请参阅图14，在所述层间介质层214中形成连接所述源区/发射极213和所述控制栅结构的接触结构215，接触结构215短接所述源区/发射极213和所述阱区212。可选地，所述接触结构215可以是沟槽型或孔型接触结构，其可以由多晶硅或钨等金属导电材料构成，其底部延伸至所述源区/发射极213或所述栅极材料层211中。为了减少其接触电阻，短接所述源区/发射极213和所述阱区212，避免闩锁效应，使所述接触结构215的接触孔或沟槽结构在刻蚀完成后增加一步注入掺杂工艺。
154.在步骤8)中，请参阅图15，在所述层间介质层214上形成至少一层金属互连层216。可选地，所述金属互连层216可以通过铝线钨插塞工艺形成，也可以通过铜大马士革工艺形成。
155.在步骤9)中，请参阅图15，在所述金属互连层216上继续形成钝化保护层217(passivation)，所述钝化保护层217可以由二氧化硅化学气相沉积工艺形成。
156.可选地，对于igbt器件，其工艺流程还包括背面减薄、注入和金属化等背面工艺。
157.需要指出的是，在本实施例中，所述隔离结构为二氧化硅介质层，而所述核心区为空气间隙层，而空气间隙层实质也是一种介质层，因此在本发明的其他实施案例中，所述核心区也可以替换为其他介质材料层。此外，本发明除了适用于igbt器件外也适用于其他类型的功率器件。
158.本实施例通过提供一种分离栅沟槽结构功率器件的形成方法，在控制栅结构的下方形成了具备由二氧化硅介质层所包裹的空气间隙的分离栅结构，该结构为浮置结构(floating)，无需连接器件源极即可发挥其降低栅极至漏极密勒电容的功效。这将大幅减少分离栅沟槽结构功率器件所占芯片面积，进而降低产品生产成本。
159.实施例二
160.本实施例提供了一种分离栅沟槽结构功率器件的形成方法，与实施例一相比，本实施例的主要区别至少在于：所述隔离结构还包括形成于所述隔离结构介质层内侧侧壁上的侧墙层。
161.请参阅图16至图32，本实施例提供了一种分离栅沟槽结构功率器件的形成方法，其特征在于，包括如下步骤：
162.1)提供一衬底300；
163.2)在所述衬底上形成第一沟槽301，所述第一沟槽301分为位于下部的第一区域301a和位于上部的第二区域301b；
164.3)在所述第一区域301a形成分离栅结构302，所述分离栅结构302包括形成于所述第一沟槽301在所述第一区域301a的侧壁及底部的隔离结构和包裹于所述隔离结构中的核心区；其中，所述隔离结构包括隔离结构介质层和形成于所述隔离结构介质层内侧侧壁上的侧墙层；
165.4)在所述第二区域301b形成控制栅结构303。
166.在步骤1)中，请参阅图16，提供一衬底300。可选地，所述衬底300可以是表面生长有n-型掺杂外延层的晶圆，所述外延层可以由硅(si)、锗硅(sige)、氮化镓(gan)或碳化硅(sic)等半导体材料通过外延(epi)生长形成。
167.在步骤2)中，请参阅图16至图18，在所述衬底上形成第一沟槽301，所述第一沟槽301分为位于下部的第一区域301a和位于上部的第二区域301b。
168.具体地，形成第一沟槽301的过程包括如下步骤：
169.2-1)在图16中，在所述衬底300的表面沉积硬掩膜材料层304a。可选地，所述硬掩膜材料层304a为二氧化硅层，可以通过化学气相沉积工艺形成。
170.2-2)在图17中，在所述硬掩膜材料层304a的表面通过光刻工艺形成定义所述第一沟槽201图案的光刻胶层304b。
171.2-3)在图18中，通过干法刻蚀工艺，以所述光刻胶层304b作为刻蚀掩膜，对所述硬掩膜材料层304a进行干法刻蚀，以形成具有所述第一沟槽301图案的所述硬掩膜层304。在形成所述硬掩膜层304后，去除残余的所述光刻胶层304b，并以所述硬掩膜层304作为刻蚀掩膜，通过各向异性的干法刻蚀工艺，在所述衬底300中刻蚀形成所述第一沟槽301。可选
地，对于含硅的所述衬底300，可以采用sf6或hbr等作为刻蚀气体源进行各向异性的干法刻蚀。在刻蚀完成后可以通过湿法刻蚀等方法去除所述硬掩膜层304。
172.在本实施例中，所述第一沟槽301的干法刻蚀以所述硬掩膜层304作为刻蚀掩膜，这是由于硬掩膜的刻蚀选择比高且保形性好。而在本发明的其他实施案例中，所述第一沟槽301的干法刻蚀也可以直接以光刻胶层作为刻蚀掩膜。
173.如图18所示，是在所述衬底300上形成的所述第一沟槽301，其可以分为位于下部的所述第一区域301a和位于上部的所述第二区域301b。需要指出的是，本发明定义所述第一区域301a和所述第二区域301b是为了定义及表述方便，实际形成的所述第一沟槽301中并不需要存在划分所述第一区域301a和所述第二区域301b的界限。
174.在步骤3)中，请参阅图19至图24，在所述第一区域301a形成分离栅结构302，所述分离栅结构302包括形成于所述第一沟槽301在所述第一区域301a的侧壁及底部的隔离结构和包裹于所述隔离结构中的核心区；其中，所述隔离结构包括隔离结构介质层和形成于所述隔离结构介质层内侧侧壁上的侧墙层319，所述核心区包括空气间隙层305。
175.具体地，在本实施例中，形成所述分离栅结构302的过程包括如下步骤：
176.3-1)在图19中，在所述衬底300及所述第一沟槽301的表面生长热氧化层306。可选地，所述热氧化层306通过炉管工艺对所述衬底300表面的硅材料进行热氧化形成。热氧化层的致密性较好，能够使结构具备较好的绝缘性能，也能修复沟槽刻蚀造成的部分损伤。在本发明的其他实施案例中，该氧化层还可以通过共形化学气相沉积或原子层沉积形成。对比图5和图19还可以看出，相比实施例一，本实施例中形成的该氧化层较厚，这是由于实施例一中后续的二氧化硅沉积工艺还会加厚该处氧化层厚度。而在本实施例中，隔离结构中的隔离结构介质层即是由所述热氧化层306构成的。
177.3-2)在图20中，在所述热氧化层306的表面沉积侧墙材料层319a。可选地，所述侧墙材料层319a为多晶硅材料，通过共形的外延生长、化学气相沉积或原子层沉积形成多晶硅材料层。从图20中可以看出，共形生长得到的所述侧墙材料层319a需要尽可能在所述第一沟槽301内保持均匀的厚度，并确保不会出现空隙。
178.3-3)在图21中，通过对所述侧墙材料层319a进行各向异性的干法刻蚀回刻，在所述第一沟槽301内形成所述侧墙层319。具体地，本实施例中所述侧墙层319为多晶硅材料，可以根据刻蚀形貌要求选择sf6或hbr作为刻蚀气体进行干法刻蚀，同时也能够确保对下层的所述热氧化层306具有较高的刻蚀选择比。在本发明的其他实施案例中，所述侧墙层319也可以选择采用其他可用的半导体或金属材料。可选地，在图21中，所述侧墙层319的高度可以设置为约等于所述第一沟槽301深度的一半。所述侧墙层319的具体高度可以根据器件性能要求进行灵活调整。
179.3-4)在图22中，通过非共形等离子化学气相沉积(non-comformal plasma cvd)工艺，在所述衬底300及所述第一沟槽301的表面沉积二氧化硅层。由于非共形等离子化学气相沉积工艺的填孔能力较弱，对于沟槽或孔洞等结构未填满时顶部已经封口，容易形成空隙结构。如图22所示，在所述非共形等离子化学气相沉积工艺后，所述第一沟槽301被二氧化硅层307所覆盖，在所述第一沟槽301中的两侧所述侧墙层319之间形成了所述空气间隙层305。在本实施例中，通过控制调整非共形cvd的工艺参数，可以精确控制将所述空气间隙层305形成于较为狭窄的所述侧墙层319之间的位置，而在上方较宽的区域则正常填满二氧
化硅层。需要指出的是，由于本实施例中都是二氧化硅材料层，本步骤沉积的二氧化硅层和步骤3-1)中形成的热氧化层306在图22中统一标记为二氧化硅层307。
180.此外，如图23所示，是在该步骤中可能得到的另一种结构。与前文所述工艺过程相同，在图23中，在衬底400上的第一沟槽401中已经先后形成了热氧化层406和侧墙层419。取决于所述第一沟槽401的宽度以及工艺参数的调整，在非共形等离子化学气相沉积形成所述二氧化硅层407时，所述侧墙层419之间除了空气间隙层405外，还可能形成核心区介质层407a。即是说，相比图22中的结构，图23中的结构由于较宽的沟槽宽度或者较好的cvd填孔能力，所述核心区除了所述空气间隙层405外，还包括了包裹所述空气间隙层405的核心区介质层407a。在本实施例中，所述核心区介质层407a为二氧化硅层，而在本发明的其他实施案例中，通过在沉积所述二氧化硅层407前额外增加材料沉积和回刻工艺，还可以将所述核心区介质层407a替换为其他可用的介质材料层。
181.3-5)在图24中，通过回刻工艺去除所述第一区域301a以外的二氧化硅层307，从而在所述第一区域301a中形成所述分离栅结构302。其中，所述分离栅结构302包括位于外围的由所述二氧化硅层307构成的隔离结构介质层和位于所述隔离结构介质层内侧的所述侧墙层319，以及位于中间的所述核心区的所述空气间隙层305。可选地，所述回刻工艺包括干法刻蚀、湿法刻蚀或者干法湿法相结合的工艺过程。
182.需要指出的是，在本发明的其他实施案例中，除了二氧化硅外，所述隔离结构介质层还可以由其他任意可能的介质材料构成，其结构也可以是多层结构，其与内侧的所述侧墙层319共同构成所述隔离结构。此外，在本实施例中，所述分离栅结构302的顶部也具有二氧化硅层，以覆盖形成所述空气间隙层305，防止后续工艺影响所述空气间隙层305的结构完整性，而在本发明的其他案例中，如后续工艺不会影响所述空气间隙层305，则所述分离栅结构302顶部的二氧化硅层也可不必形成。
183.在步骤4)中，请参阅图24至图27，在所述第二区域301b形成控制栅结构303。
184.4-1)在图24中，在步骤3-3)的回刻工艺后，在所述分离栅结构302的上方形成了第二沟槽308；在图25中，通过高密度等离子体化学气相沉积(hdp-cvd)在所述第二沟槽308中沉积hdp二氧化硅层309。由于hdp-cvd具有良好的填孔能力且其生长得到的二氧化硅层具有较高的致密性，本实施例将其作为隔离材料，以隔离分离栅结构和后续形成的控制栅结构。
185.4-2)在图26中，对所述hdp二氧化硅层309进行回刻，去除所述第二沟槽308中大部分的hdp二氧化硅，仅保留沟槽底部与下层的二氧化硅层307相邻的部分，该部分将作为绝缘结构分隔位于上方的控制栅和位于下方的分离栅。由于本质都是二氧化硅层，在图26中不再标识出hdp二氧化硅与下方二氧化硅层307的分界线。此外，在回刻过程后，还包括在所述衬底300和所述第二沟槽308的侧壁形成热氧化层310的步骤，所述热氧化层310可以作为所述控制栅的栅极氧化层。
186.4-3)在图27中，在所述第二沟槽308通过化学气相沉积形成栅极材料层311。可选地，所述栅极材料层311由多晶硅(poly-si)构成。通过回刻工艺或化学机械研磨(cmp)工艺去除所述衬底300表面多余的所述栅极材料层311，则所述第二沟槽308留下的所述栅极材料层311和所述热氧化层310构成的栅极氧化层共同构成了控制栅结构303。
187.作为示例，请参阅图28至图32，在步骤4)中形成所述控制栅结构后，还包括如下步
骤：
188.5)在所述衬底300中形成阱区312和源区/发射极313；
189.6)在所述衬底300上形成层间介质层314；
190.7)在所述层间介质层314中形成连接所述源区/发射极313和所述控制栅结构303的接触结构315，接触结构315短接所述源区/发射极313和所述阱区312；；
191.8)在所述层间介质层314上形成至少一层金属互连层316；
192.9)在所述金属互连层316上形成钝化保护层317。
193.在步骤5)中，请参阅图28至图30，在所述衬底300中形成阱区312和源区/发射极313。
194.具体地，包括如下步骤：
195.5-1)在图28中，通过光刻胶层312a定义出阱区图形，并以所述光刻胶层312a作为掩膜，通过离子注入，在所述衬底300上的设定区域内形成阱区注入区312b。可选地，所述阱区注入区312b采用的是p型离子源注入，以形成p型阱区。
196.5-2)在图29中，去除所述光刻胶层312a，并通过热退火工艺，使所述阱区注入区312b中的注入离子扩散并形成所述阱区312。
197.5-3)在图30中，通过光刻胶层313a定义出源区图形，并以所述光刻胶层313a作为掩膜，通过离子注入，在所述衬底300上的设定区域内形成所述源区/发射极313。可选地，所述源区/发射极313采用的是n型离子源注入，以形成n型源区。
198.在步骤6)中，请参阅图31，在所述衬底300上形成层间介质层314(ild)。可选地，所述层间介质层314为化学气相沉积形成的二氧化硅层。
199.在步骤7)中，请参阅图31，在所述层间介质层314中形成连接所述源区/发射极313和所述控制栅结构的接触结构315。接触结构315短接所述源区/发射极313和所述阱区312。可选地，所述接触结构315可以是沟槽型或孔型接触结构，其可以由多晶硅或钨等金属导电材料构成，其底部延伸至所述源区/发射极313或所述栅极材料层311中。为了减少其接触电阻，短接所述源区/发射极313和所述阱区312，避免闩锁效应，所述接触结构315的接触孔或沟槽结构在刻蚀完成后增加一步注入掺杂工艺。
200.在步骤8)中，请参阅图32，在所述层间介质层314上形成至少一层金属互连层316。可选地，所述金属互连层316可以通过铝线钨插塞工艺形成，也可以通过铜大马士革工艺形成。
201.在步骤9)中，请参阅图32，在所述金属互连层316上继续形成钝化保护层317(passivation)，所述钝化保护层317可以由二氧化硅化学气相沉积工艺形成。
202.相比实施例一，本实施例通过引入多晶硅沉积和各向异性刻蚀，在隔离结构介质层内侧侧壁上形成了多晶硅侧墙层。带有多晶硅侧墙层的分离栅结构不但能够降低器件密勒电容，多晶硅侧墙层还能够维持一定的电荷平衡，降低外延层的电荷聚集，增加器件击穿电压，提升器件稳定性。此外，多晶硅侧墙层为浮置结构，无需连接源极或接地，这将大幅减少器件所占芯片面积，进而降低产品生产成本。需要指出的是，如上所述，为了达到减少芯片占用面积的功效，本发明的分离栅结构可以选择不连接源极或接地，然而，如实际产品无需节省面积而需要顾及器件性能等其他因素时，则该分离栅结构也可以选择连接源极或接地。
203.实施例三
204.本实施例提供了一种分离栅沟槽结构功率器件的形成方法，与实施例二相比，本实施例的主要区别至少在于：所形成分离栅结构的核心区中不具备空气间隙层，仅包括核心区介质层。
205.请参阅图33至图37，本实施例提供了一种分离栅沟槽结构功率器件的形成方法，其与实施例二类似，通过在衬底500上形成第一沟槽501后，在所述第一沟槽501中形成位于下方的分离栅结构502和位于上方的控制栅结构503。
206.如图33所示，在所述衬底500中形成的所述第一沟槽501中已经形成了热氧化层506和侧墙层519，其形成过程与实施例一相同，可以参考实施例二中步骤1)～3)的对应部分，此处不再赘述。
207.如图34所示，通过高密度等离子体化学气相沉积(hdp-cvd)在所述第一沟槽501中沉积二氧化硅层507。由于hdp-cvd具有良好的填孔能力且其生长得到的二氧化硅层具有较高的致密性，在两侧所述侧墙层519之间的区域也都会填满所述二氧化硅层507。由于都是二氧化硅材料层，本步骤沉积的二氧化硅层和热氧化层506在图34中统一标记为二氧化硅层507，其中，所述核心区中填满二氧化硅构成的核心区介质层507a。
208.如图35所示，通过对所述hdp二氧化硅层507进行回刻工艺，去除多余的二氧化硅层，形成第二沟槽508。此时，在第一区域501a中形成分离栅结构502。
209.即是说，相比实施例二中的方案，所述分离栅结构502的隔离结构仍由外层的二氧化硅层以及内层的多晶硅侧墙层构成，而核心区中将完全填满二氧化硅构成的核心区介质层507a，而不包含空气间隙层。此外，相比实施例二中采用非共形cvd生长二氧化硅层形成空气间隙层，而后再沉积hdp二氧化硅隔离的工艺，本实施例直接采用hdp二氧化硅层沉积，简化了工艺流程，降低了产品成本。
210.如图36所示，在所述衬底500和所述第二沟槽508的侧壁形成热氧化层510。
211.如图37所示，在所述第二沟槽508通过化学气相沉积形成栅极材料层511。通过回刻工艺或化学机械研磨(cmp)工艺去除所述衬底500表面多余的所述栅极材料层511，则所述第二沟槽508留下的所述栅极材料层511和所述热氧化层510构成的栅极氧化层在第二区域501b中共同构成了控制栅结构503。
212.本实施例在形成所述控制栅结构503后，与实施例二相同，还包括后续的步骤5)～9)的工艺流程。本实施例的其他实施方案与实施例二相同，此处不再赘述。
213.本实施例相比实施例二，通过采用介质材料层替代了空气间隙层，为本发明的实施提供了多种方案，其不但兼具实施例二的技术效果，同时还简化了工艺流程。
214.综上所述，本发明提供了一种分离栅沟槽结构功率器件的形成方法，包括如下步骤：提供一衬底；在所述衬底上形成第一沟槽，所述第一沟槽分为位于下部的第一区域和位于上部的第二区域；在所述第一区域形成分离栅结构，所述分离栅结构包括形成于所述第一沟槽在所述第一区域的侧壁及底部的隔离结构和包裹于所述隔离结构中的核心区；所述核心区包括空气间隙层或介质层；在所述第二区域形成控制栅结构。本发明通过形成位于第一沟槽下部侧壁及底部的隔离结构和包裹于所述隔离结构中的核心区，提供了无需连接至器件源极或发射极的分离栅结构，不但降低了器件中栅极至漏极的密勒电容，提高器件开关速度，也简化了工艺流程，减小了器件的芯片面积，从而降低了产品制造成本。
215.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。