电子封装件的制作方法

1.本发明关于一种半导体封装制程，特别是关于一种多晶片堆叠型式的电子封装件及其制法。


背景技术：

2.随着电子产业的发达，现今的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术也随之开发出不同的封装型态。为满足半导体装置的高集成度(integration)、微型化(miniaturization)以及高电路效能等需求，遂而发展出覆晶(flip chip)接合封装技术，且为求提升单一半导体封装件的性能(ability)与容量(capacity)以符合电子产品小型化、大容量与高速化的趋势，业界遂于一半导体封装件中呈现多晶片模块化(multichip module，简称mcm)的形式，以在单一载板(如封装基板或导线架)上覆晶堆叠多个晶片，如第twi331371号专利(下称前案一)或第twi527170号专利(下称前案二)。
3.然而，现有多晶片模块化中，如前案一，其上、下晶片之间具有间隙，导致晶片容易于后续高温制程时产生翘曲现象，甚至破裂。
4.此外，于前案一中，用于电性连接上、下晶片的导电凸块(如标号39)并未被封装胶体(如标号38)包覆，故仍无法有效分散该些导电凸块的应力，致使晶片容易发生翘曲，以致于上、下晶片之间的对位产生偏移，甚至于对上、下晶片之间的电性连接造成极大影响，导致良率过低及产品可靠度不佳等问题。更甚者，当堆叠越多层晶片时，应力会不断累加，使翘曲程度朝同一方向弯折越明显，更容易发生晶片断裂。
5.另一方面，前案二的上、下晶片之间也填充底胶(如标号18a,18b,18c)以包覆用于电性连接上、下晶片的导电凸块(如标号172,173,262,263,25a)，但该些导电凸块与该底胶的热膨胀系数(coefficient of thermal expansion，简称cte)不匹配(mismatch)，因而容易发生热应力不均匀的情况，致使热循环(thermal cycle)时，造成底胶与晶片之间相互推挤而使晶片发生翘曲(warpage)，以致于上、下晶片之间的对位产生偏移，甚至于对上、下晶片之间的电性连接造成极大影响，导致良率过低及产品可靠度不佳等问题。更甚者，当堆叠越多层晶片时，应力会不断累加，使翘曲程度朝同一方向弯折越明显，更容易发生晶片断裂。
6.另外，虽然前案二以封装胶体(如标号19a,19b,19c)包覆底胶，以辅助该底胶分散该些导电凸块的应力，但该封装胶体并未包覆该些导电凸块，并无法有效分散该些导电凸块的应力。
7.因此，如何克服上述现有技术的种种问题，实已成为目前亟欲解决的课题。


技术实现要素：

8.鉴于上述现有技术的缺失，本发明提供一种电子封装件，能使电子封装件的翘曲程度获得最佳的调控。
9.本发明的电子封装件包括：承载件；第一封装模块，其设于该承载件上，且包含至
少一第一电子元件，且该第一电子元件的下表面定义出第一布设区域，该第一布设区域布设有第一包覆部及第二包覆部的其中一者，该第二包覆部的材质不同于该第一包覆部的材质；以及第二封装模块，其叠设于该第一封装模块上，且包含相堆叠的多个第二电子元件，且各该第二电子元件的下表面分别定义出第二布设区域，以令多个该第二布设区域的至少其中一者布设有该第一包覆部及该第二包覆部相对布设于该第一布设区域的另外一者，其中，该第一封装模块与该第二封装模块之间定义有一应力平衡线，以借由该第一包覆部与该第二包覆部的配置，使该第一封装模块的应变与该第二封装模块的应变呈互补，且该第一封装模块的应力与该第二封装模块的应力大致相互抵消。
10.前述的电子封装件中，该第一包覆部与该第二包覆部局部布设于该第一布设区域上。
11.前述的电子封装件中，该第一包覆部与该第二包覆部局部布设于该第二布设区域上。
12.前述的电子封装件中，该第一包覆部全部布设于该第一布设区域上。
13.前述的电子封装件中，该第一包覆部全部布设于该第二布设区域上。
14.前述的电子封装件中，该第二包覆部全部布设于该第一布设区域上。
15.前述的电子封装件中，该第二包覆部全部布设于该第二布设区域上。
16.前述的电子封装件中，该第一包覆部的热膨胀系数不同于该第二包覆部的热膨胀系数。
17.前述的电子封装件中，该第二包覆部为固态填充体。
18.前述的电子封装件中，该多个第二电子元件借由多个导电元件相互堆叠。
19.前述的电子封装件中，该第二电子元件借由多个导电元件堆叠于该第一电子元件上。
20.前述的电子封装件中，该第一电子元件借由多个导电元件堆叠于该承载件上。
21.前述的电子封装件中，该承载件上堆叠多个该第一电子元件，且各该第一电子元件借由多个导电元件相互堆叠。
22.前述的电子封装件中，复包括包覆该第一电子元件与第二电子元件的封装层。
23.前述的电子封装件中，该第一布设区域定义出一第一区段及邻接该第一区段的第二区段，以令该第一区段呈十字形或矩形。
24.前述的电子封装件中，该第二布设区域定义出一第一区段及邻接该第一区段的第二区段，以令该第一区段呈十字形或矩形。
25.前述的电子封装件中，该第二包覆部布设于该第一或第二布设区域的角落处。
26.前述的电子封装件中，该第二包覆部布设于该第一或第二布设区域的相对两外侧。
27.由上可知，本发明的电子封装件，主要借由该第一与第二包覆部的组合设计，以产生不同方向的应变，故相较于现有技术，本发明可依据该电子封装件的整体应变状况，布设该第一与第二包覆部以调整该电子封装件的应力分布，使该电子封装件的翘曲程度能获得最佳的调控。
附图说明
28.图1为本发明的电子封装件的其中一实施例的剖面示意图。
29.图1’及图1”为图1的不同样式的上视示意图。
30.图1a及图1a’为图1的其它样式的剖面示意图。
31.图2为本发明的电子封装件的另一实施例的剖面示意图。
32.图2’、图2a及图2a’为图2的其它样式的剖面示意图。
33.图3为本发明的电子封装件的其它实施例的剖面示意图。
34.图3a及图3a’为图3的其它样式的剖面示意图。
35.图4及图4’为图1的其它不同实施例的剖面示意图。
36.符号说明
37.1,2,3,4 电子封装件
38.1a
ꢀꢀꢀꢀꢀꢀ
第一封装模块
39.1b
ꢀꢀꢀꢀꢀꢀ
第二封装模块
40.1c
ꢀꢀꢀꢀꢀꢀ
包覆结构
41.10
ꢀꢀꢀꢀꢀꢀ
承载件
42.11
ꢀꢀꢀꢀꢀꢀ
第一电子元件
43.11a
ꢀꢀꢀꢀꢀ
覆晶侧
44.11b
ꢀꢀꢀꢀꢀ
堆叠侧
45.12
ꢀꢀꢀꢀꢀꢀ
第二电子元件
46.12a
ꢀꢀꢀꢀꢀ
覆晶侧
47.12b
ꢀꢀꢀꢀꢀ
堆叠侧
48.13
ꢀꢀꢀꢀꢀꢀ
导电元件
49.14,24
ꢀꢀꢀ
第一包覆部
50.15,25
ꢀꢀꢀ
第二包覆部
51.16
ꢀꢀꢀꢀꢀꢀ
封装层
52.a
ꢀꢀꢀꢀꢀꢀꢀ
第一布设区域
53.a
’ꢀꢀꢀꢀꢀ
第二布设区域
54.a1
ꢀꢀꢀꢀꢀꢀ
第一区段
55.a2
ꢀꢀꢀꢀꢀꢀ
第二区段
56.f
ꢀꢀꢀꢀꢀꢀꢀ
填入方向
57.l
ꢀꢀꢀꢀꢀꢀꢀ
应力平衡线
58.s1
ꢀꢀꢀꢀꢀꢀ
第一填充空间
59.s2
ꢀꢀꢀꢀꢀꢀ
第二填充空间
60.s3
ꢀꢀꢀꢀꢀꢀ
第三填充空间
61.s4
ꢀꢀꢀꢀꢀꢀ
第四填充空间
62.w1,w2翘曲方向。
具体实施方式
63.以下借由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说
明书所揭示的内容轻易地了解本发明的其他优点及功效。
64.须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“第一”、“第二”、“第三”、“上”、“下”、及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
65.图1为本发明的电子封装件1的剖视示意图。如图1所示，所述的电子封装件1包括：一承载件10、设于该承载件10上的第一封装模块1a、以及叠设于该第一封装模块1a上的第二封装模块1b，借由多个导电元件13相互堆叠的该第一封装模块1a与该第二封装模块1b，且借由一封装层16包覆该第一封装模块1a与该第二封装模块1b。
66.所述的第一封装模块1a包含至少一第一电子元件11，且该第一电子元件11的下表面定义出第一布设区域a，以布设包覆结构1c，其中，该包覆结构1c包含第一包覆部14及/或第二包覆部15，且该第二包覆部15的材质不同于该第一包覆部14的材质。
67.所述的第二封装模块1b包含相堆叠的多个第二电子元件12，且该第二电子元件12的下表面定义出第二布设区域a’，以布设该第一包覆部14及/或该第二包覆部15，其中，借由多个导电元件13相互堆叠第一电子元件11与第二电子元件12，以令该包覆结构1c包覆该些导电元件13。
68.所述的承载件10例如为具有核心层与线路结构的封装基板或无核心层(coreless)的线路结构，其包含至少一绝缘层及至少一结合该绝缘层的线路层，如至少一扇出(fan out)型重布线路层(redistribution layer，简称rdl)。应可理解地，该承载件10也可为其它承载晶片的板材，如导线架(lead frame)、晶圆(wafer)、或其它具有金属布线(routing)的载板等，并不限于上述。
69.于本实施例中，该承载件10的制程方式繁多，例如，可采用晶圆制程制作铜材线路层，而以化学气相沉积(chemical vapor deposition，简称cvd)形成氮化硅或氧化硅以作为绝缘层；或者，可采用一般非晶圆制程方式形成铜材线路层，即采用成本较低的高分子介电材作为绝缘层，如聚酰亚胺(polyimide，简称pi)、聚对二唑苯(polybenzoxazole，简称pbo)、预浸材(prepreg，简称pp)、封装胶体(molding compound)、感光型介电层或其它材质等以涂布方式形成。
70.于本实施例中，该第一电子元件11数量有两个，所述的第一电子元件11相互堆叠并以其中一者接置于该承载件10上，且多个第二电子元件12相互堆叠并以其中一者堆叠于该第一电子元件11上。
71.于本实施例中，该第一电子元件11为主动元件、被动元件或其组合者，其中，该主动元件例如为半导体晶片，而该被动元件例如为电阻、电容及电感。例如，该第一电子元件11为半导体晶片，其上表面作为堆叠侧11b，而下表面作为覆晶侧11a，以令该些第一电子元件11以其覆晶侧11a借由多个如焊锡材料、金属柱(pillar)或其它等的凸块状导电元件13覆晶结合于另一者的堆叠侧11b上而相互电性连接，并使最下方的第一电子元件11借由该些导电元件13覆晶接合于该承载件10上且电性连接该承载件10的线路层。
72.此外，该第二电子元件12为主动元件、被动元件或其组合者，其中，该主动元件例如为半导体晶片，而该被动元件例如为电阻、电容及电感。例如，该第二电子元件12为半导体晶片，其上表面作为堆叠侧12b，而下表面作为覆晶侧12a，以令该些第二电子元件12以其覆晶侧12a借由该些导电元件13覆晶结合于另一者的堆叠侧12b上而相互电性连接，并使最下方的第二电子元件12借由该些导电元件13覆晶接合于该第一电子元件11的堆叠侧11b上且电性连接该第一电子元件11。
73.另外，将各该第一电子元件11的全部下表面(如覆晶侧11a)及各该第二电子元件12的全部下表面(如覆晶侧12a)作为该些第一与第二布设区域a,a’。例如，该些第一与第二布设区域a,a’为如正方形的矩形，但无特别限制。具体地，该第一或第二布设区域a,a’可依需求定义出一第一区段a1及邻接该第一区段a1的第二区段a2，如图1’所示的十字形第一区段a1、或如图1”所示的如长方形的矩形第一区段a1。
74.另外，该第一电子元件11与该承载件10之间形成有第一填充空间s1，且各该第一电子元件11之间形成有第二填充空间s2，并于各该第一电子元件11与该第二电子元件12之间形成有第三填充空间s3，而各该第二电子元件12之间形成有第四填充空间s4。应可理解地，有关该第二填充空间s2的数量可依需求而定，如零层(如图4或图4’所示的一个第一电子元件11的实施例)或多层，并无特别限制，且有关该第四填充空间s4的数量也可依需求而定，如一层或多层，并无特别限制。
75.所述的第一包覆部14为呈流体状态的底胶材，其cte值约52至109。
76.于本实施例中，该第一包覆部14局部布设于该第一及第二布设区域a,a’上。例如，该第一包覆部14仅布设于该第一区段a1上，如图1’或图1”所示。具体地，该第一包覆部14局部布设于该第一至第四填充空间s1,s2,s3,s4的各该布设区域a上。
77.此外，于另一实施例中，如图2、图2’、图2a及图2a’所示的电子封装件2，该第一包覆部24也可全部布设于该第一及第二布设区域a,a’上。例如，该第一包覆部24可完全布设于该第一至第四填充空间s1,s2,s3,s4的至少其中一者(如图2所示的第一填充空间s1、如图2a所示的第二至第四填充空间s2,s3,s4、或如图2a’所示的第一及第三填充空间s1,s3)的布设区域上。应可理解地，如图3a’所示，该第一包覆部14,24可同时局部布设及完全布设于不同的第一及/或第二布设区域a,a’上。
78.所述的第二包覆部15为固态填充体，如非导电膜(non-conductivefilm，简称ncf)，其cte值约32至98，故该第一包覆部14的材质不同于该第二包覆部15的材质，例如，该第一包覆部14的热膨胀系数不同于该第二包覆部15的热膨胀系数。
79.于本实施例中，该第二包覆部15局部布设于该第一及第二布设区域a,a’上。例如，该第二包覆部15仅布设于该第二区段a2上，如图1’所示的角落处或如图1”所示的相对两外侧。具体地，该第二包覆部15局部布设于该第一至第四填充空间s1,s2,s3,s4的各该布设区域上。应可理解地，第一包覆部14与第二包覆部15于图1’及图1”所示的配置可互换布设区段。
80.此外，于另一实施例中，如图2、图2’、图2a及图2a’所示，该第二包覆部25也可全部布设于该第一及/或第二布设区域a,a’上。例如，该第二包覆部25可完全布设于该第一至第三填充空间s1,s2,s3,s4的至少其中一者(如图2所示的第二至第三填充空间s2,s3,s4、如图2a所示的第一填充空间s1、或如图2a’所示的第二及第三填充空间s2,s4)的布设区域上。
应可理解地，如图3或图3a所示的电子封装件3，该第二包覆部15,25可同时局部布设及完全布设于不同的第一及/或第二布设区域a,a’上。
81.因此，该些布设区域的布设型态可相同(如图1或图1a所示)或不相同(如图1a’、图2、图2’、图2a、图2a’、图3、图3a或图3a’所示)。应可理解地，有关第一至第四填充空间s1,s2,s3,s4的填充方式繁多，可依需求配置该第一及/或第二布设区域a,a’的布设型态，如基于该第一至第四填充空间s1,s2,s3,s4(如纵向)或基于该第一区段a1与第二区段a2(如横向)，呈现对称(如图3及图3a’所示)或非对称(如图3a所示)、交错(如图1a’或图2a’所示)或非交错(如图3所示)、规律(如图1或图1a所示)或非规律(如图2或图2a所示)等多种排列组合方式，并不限于上述图1至图3a’的样式。
82.另外，该电子封装件1依据其整体应力分布而定义出一应力平衡线l，以利于调整该些第一及第二布设区域a,a’的布设型态。例如，该第一至第四填充空间s1,s2,s3,s4的包覆结构1c为互补配合，以适当控制该电子封装件1的翘曲(warpage)程度，故该应力平衡线l将该电子封装件1定义出相邻接的第一封装模块1a(如图1所示的下半部)与第二封装模块1b(如图1所示的上半部)，以令该第一封装模块1a的应变(如图1所示的上凸弧线的翘曲方向w1)与第二封装模块1b的应变(如图1所示的下凹弧线的翘曲方向w2)大致上呈互补(如翘曲方向w1,w2互为反向)，且两者的应力几近相互消弭。具体地，如图1至图4所示，该应力平衡线l位于最上侧的第一电子元件11处(或最下侧的第二电子元件12处)，以令该第一封装模块1a包含至少一第一电子元件11，而该第二封装模块1b包含多个第二电子元件12。应可理解地，当第一封装模块1a配置有第一包覆部14时，该第二封装模块1b必配置有第二包覆部15；当第一封装模块1a配置有第二包覆部15时，该第二封装模块1b必配置有第一包覆部14。因此，本发明借由不同材质的第一与第二包覆部14,15依据应力分布情况配置于该第一及第二封装模块1a,1b上。
83.另外，若单一该布设区域需布设该第一与第二包覆部14,15时(如图1’及图1”所示)，其制程可先将固态第二包覆部15贴附于该第一或第二电子元件11,12的表面上，以令该第二包覆部15形成一通道(即第一区段a1)，待该第一电子元件11或第二电子元件12进行堆叠步骤后，将流体状的第一包覆部14以点胶方式填入该通道(即第一区段a1)的四个端口的其中一者(如图1’所示的填入方向f)，使该第一包覆部14填入该第一区段a1所对应的填充空间。具体地，图1’所示的多轴向通道有利于该第一包覆部14扩散溢流而填满该第一区段a1所对应的填充空间(但其制作较为繁杂)，而图1”所示的单轴向通道有利于制作(但其较不易填满填充空间)。
84.所述的封装层16为绝缘材，如聚酰亚胺(pi)、干膜(dry film)、如环氧树脂(epoxy)的封装胶体或封装材(molding compound)，其可用压合(lamination)、涂布(coating)或模压(molding)的方式形成。
85.综上所述，本发明的电子封装件1,2,3,4中，主要借由该包覆结构1c包含两种不同材质的包覆部(第一与第二包覆部14,15)，以产生不同方向的应变，故将该包覆结构1c应用于多层填充空间(该第一至第四填充空间s1,s2,s3,s4)的电子封装件1,2,3,4时，可借由该第一与第二包覆部14,15的布设型态调整该电子封装件1,2,3,4的应力分布，使该电子封装件1,2,3,4的翘曲程度能获得最佳的调控，即该电子封装件1,2,3,4的形变最小化。例如，借由该第一包覆部14的热膨胀系数不同于该第二包覆部15的热膨胀系数，使第一至第四填充
空间s1,s2,s3,s4的填充方式可依需求配置该第一及第二布设区域a,a’的布设型态呈现多种排列组合方式，使该电子封装件1,2,3,4的应力分布能呈现平衡状态。
86.此外，借由固态ncf(第二包覆部15)具有应力均匀扩散的特性，以利于抑制流体底胶材(第一包覆部14)的应力不均匀扩散，因而当两者相互搭配时，可相互削减应力，故相较于现有采用流体底胶材包覆全部导电凸块的技术，本发明的包覆结构1c能有效避免各层(该第一至第四填充空间s1,s2,s3,s4)应力累加的效应，即来自于该应力平衡线l的相对两侧的应力几乎相互消弭。
87.另外，如图2及图2’所示，借由该第一包覆部24的热膨胀系数大于该第二包覆部25的热膨胀系数，且固态ncf(第二包覆部25)具有应力均匀扩散的特性，因而可将第一包覆部24配置于该第一及/或第二填充空间s1,s2(即对应第一封装模块1a的第一布设区域a)，故于制作上，可先进行该电子封装件1,2,3,4上部的第二包覆部25的制程，再进行下部的该第一包覆部24的制程，此时，该第二包覆部25的应力分布与翘曲程度已定型，因而较不会受到该第一包覆部24的高温的热制程影响。因此，当该第一包覆部24进行最终步骤填充时，可有效及良好地控制该电子封装件2的整体应力分布。具体地，当填入该第一包覆部24而完成固化后，该第一包覆部24于冷却的过程中会收缩，使应变方向反向回拉，而将翘曲程度变小，以达到预期的翘曲程度的误差范围。
88.另外，若单一布设区域上需布设第一与第二包覆部14,15时，于制作上可借由该第二包覆部15形成一流体用的通道，以于后续该第一包覆部14的点胶制程中，只需点胶一次即可沿该通道填满该第一或第二布设区域a,a’所对应的剩余填充空间，因而能加速整体制作时程。
89.上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。