基于pn结和肖特基二极管的半浮栅存储器及其制备方法与流程

本发明属于集成电路存储器技术领域，具体涉及一种基于pn结和肖特基二极管的半浮栅存储器及其制备方法。

背景技术：

目前，集成电路芯片中使用的dram器件主要为1t1c结构，即一个晶体管串联一个电容器，通过晶体管的开关实现对电容器的充电和放电，从而实现dram器件0和1之间的转换。随着器件尺寸越来越小，集成电路芯片中使用的dram器件正面临越来越多的问题，比如dram器件要求64ms刷新一次，因此电容器的电容值必须保持在一定数值以上以保证有足够长的电荷保持时间，但是随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，而且已经占了制造成本的30%以上。半浮栅存储器是dram器件的替代概念，不同于通常的1t1c结构，半浮栅器件由一个浮栅晶体管和嵌入式隧穿晶体管组成，通过嵌入式隧穿晶体管的沟道对浮栅晶体管的浮栅进行写入和擦除操作。然而隧穿晶体管是一种少子电流器件，这意味着隧穿晶体管的驱动电流较小，从而将影响半浮栅晶体管的擦写速度。

技术实现要素：

为了解决上述问题，本发明的目的在于提供一种擦写速度快的基于pn结和肖特基二极管的半浮栅存储器及其制备方法。

本发明提供的基于pn结和肖特基二极管的半浮栅存储器，包括：

半导体衬底，具有第一掺杂类型，设有u型槽；

半浮栅阱区，具有第二掺杂类型，位于所述半导体衬底的上部的一侧，与所述u型槽相隔离；

第一栅极叠层，包括第一栅介质、第一半导体层、第二半导体层以及浮栅，其中，第一栅介质覆盖所述u型槽的表面，并在所述半导体衬底和所述半浮栅阱区表面分别形成开口；所述第一半导体层形成在所述开口处的所述半导体衬底上；所述第二半导体层位于所述第一半导体层上；所述浮栅覆盖所述第一栅介质、所述第二半导体层以及部分所述半浮栅阱区；所述半导体衬底与所述第一半导体层形成pn结；所述浮栅和所述半浮栅阱区构成肖特基二极管；所述第一半导体层是具有第二掺杂类型的轻掺杂半导体，所述第二半导体层是具有第二掺杂类型的重掺杂半导体；

第二栅极叠层，包括第二栅介质层和控制栅，所述第二栅介质层覆盖所述浮栅；所述控制栅覆盖所述第二栅介质层；

栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；

源区和漏区，具有第二掺杂类型，其中，所述源区位于所述半导体衬底中，所述漏区位于所述半浮栅阱区中。

本发明的基于pn结和肖特基二极管的半浮栅存储器中，优选为，所述第一栅介质层、所述第二栅介质层是sio2、al2o3、zro2、hfo2及其任意组合的一种。

本发明的基于pn结和肖特基二极管的半浮栅存储器中，优选为，所述浮栅的材料是ni、pt、nipt及其任意组合的一种。

本发明的基于pn结和肖特基二极管的半浮栅存储器中，优选为，所述控制栅的材料是tin、tan、mon或者wn的一种。

本发明提供的基于pn结和肖特基二极管的半浮栅存储器制备方法，包括以下步骤：

提供具有第一掺杂类型的半导体衬底，在半导体衬底上形成u型槽；

在所述半导体衬底的上部的一侧，与所述u型槽相隔离形成具有第二掺杂类型的半浮栅阱区；

形成第一栅极叠层，包括第一栅介质层、第一半导体层、第二半导体层以及浮栅，其中，在所述u型槽的表面形成第一栅介质层，并在所述半导体衬底和所述半浮栅阱区表面分别形成开口；在所述开口处的半导体衬底上形成第一半导体层；在所述第一半导体层上形成第二半导体层；形成所述浮栅，使其覆盖所述第一栅介质、所述第二半导体层以及部分所述半浮栅阱区；所述半导体衬底与所述第一半导体层形成pn结；所述浮栅和所述半浮栅阱区构成肖特基二极管；所述第一半导体层是具有第二掺杂类型的轻掺杂半导体，所述第二半导体层是具有第二掺杂类型的重掺杂半导体；

形成第二栅极叠层，包括第二栅介质层和控制栅，使所述第二栅介质层覆盖所述浮栅；所述控制栅覆盖所述第二栅介质层；

在所述第一栅极叠层和第二栅极叠层两侧形成栅极侧墙；

在所述半导体衬底中形成具有第二掺杂类型的源区和漏区，且所述漏区位于所述半浮栅阱区中。

本发明的基于pn结和肖特基二极管的半浮栅存储器制备方法中，优选为，所述第一栅介质层、所述第二栅介质层的材料是sio2、al2o3、zro2、hfo2及其任意组合的一种。

本发明的基于pn结和肖特基二极管的半浮栅存储器制备方法中，优选为，所述浮栅的材料是ni、pt、nipt及其任意组合的一种。

本发明的基于pn结和肖特基二极管的半浮栅存储器制备方法中，优选为，所述控制栅的材料是tin、tan、mon或者wn的一种。

本发明的基于pn结和肖特基二极管的半浮栅存储器，在浮栅晶体管内部同时嵌入pn结和肖特基二极管，分别作为电荷擦写的通道。pn结具有整流特性，也就是正向导通，反向截止，而且开启电压非常小，所以利用pn结作为电荷擦除的通道，可以极大提高擦除速度。肖特基二极管同样具有整流特性，而且开启电压也非常小，所以利用肖特基二极管作为电荷写入的通道，可以极大提高电荷写入速度。

附图说明

图1是本发明的基于pn结和肖特基二极管的半浮栅存储器制备方法流程图。

图2是形成氧化物后的器件结构示意图。

图3是形成半浮栅阱区后的器件结构示意图。

图4是形成u型槽后的器件结构示意图。

图5是去除氧化物后的器件结构示意图。

图6是形成第一栅介质层后的器件结构示意图。

图7~9是形成第一半导体层的各步骤器件结构示意图。

图10是形成第二半导体层后的器件结构示意图。

图11~12是形成浮栅的各步骤器件结构示意图。

图13~15是形成第二栅极叠层后的器件结构示意图。

图16是形成栅极侧墙后的器件结构示意图。

图17是本发明的基于pn结和肖特基二极管的半浮栅存储器的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。

以下结合附图1-17和实施例对本发明的技术方案做进一步的说明。图1是基于pn结和肖特基二极管的半浮栅存储器的制备方法的流程图，图2-17示出了基于pn结和肖特基二极管的半浮栅存储器的制备方法各步骤的结构示意图。如图1所示，具体制备步骤为：

步骤s1：提供具有第一掺杂类型的半导体衬底200。半导体衬底200可以是各种形式的合适衬底，例如体半导体衬底如si、ge等及化合物半导体衬底如sige、gaas、gasb、alas、inas、inp、gan、sic、ingaas、insb、ingasb等，绝缘体上半导体衬底(soi)等。为方便说明，以下以si衬底为例进行描述。然后在半导体衬底200表面生长一层氧化物202，该氧化物通常是是sio2，主要是为了避免半导体衬底本身直接遭受离子轰击而产生缺陷，所得结构如图2所示。

步骤s2：形成具有第二掺杂类型的半浮栅阱区201。通过离子注入方式在半导体衬底200上层区域的一侧形成具有第二掺杂类型的半浮栅阱区201，所得结构如图3所示。在本实施方式中，第一掺杂类型为p型，第二掺杂类型为n型，也即半导体衬底200为p型掺杂的衬底，在其表面区域形成n型轻掺杂阱区201。

步骤s3：形成u型槽。旋涂光刻胶，并通过曝光和显影等光刻工艺定义u型槽的位置。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，从而在半导体衬底200中形成u型槽。u型槽与半浮栅阱区201不相接触，并且底部高于半导体衬底200的底部，所得结构如图4所示。接着采用前述相同的光刻和刻蚀的方法去除氧化物202，所得结构如图5所示。

步骤s4：形成第一栅极叠层，包括形成第一栅介质层、第一半导体层、第二半导体层以及浮栅。具体而言，包括以下步骤，结合图6~图12进行说明。在上述器件结构上采用原子层沉积方法淀积hfo2层203作为第一栅介质层，所得结构如图6所示。之后旋涂光刻胶，并通过曝光和显影等光刻工艺定义pn结的开口位置。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，去除左侧部分hfo2层203，从而在半导体衬底200上方形成开口，所得结构如图7所示。然后利用物理气相沉积方法生长轻掺杂n型si层作为第一半导体层204，所得结构如图8所示。紧接着旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定第一半导体层204的形状的图案。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除部分第一半导体层204，从而形成柱状第一半导体层204，所得结构如图9所示。然后对柱状第一半导体层204表面进行重掺杂，从而形成重掺杂n型si层作为第二半导体层205，所得结构如图10所示。进一步，采用前述相同光刻和刻蚀工艺刻蚀右侧部分hfo2层203，从而在半浮栅阱区201上方形成开口，所得结构如图11所示。最后采用物理气相沉积方法生长金属ni，从而形成浮栅层206，所得结构如图12所示。其中，p型si衬底200与轻掺杂n型si层204形成pn结，重掺杂n型si层205与浮栅206形成欧姆接触；金属浮栅206与n型半浮栅阱区201形成肖特基二极管。在本实施方式中选用hfo2作为第一栅介质层材料，选用ni作为浮栅材料。但是本发明不限定于此，第一栅介质层可以是选自sio2、al2o3、zro2、hfo2及其任意组合的一种；浮栅材料可以是选自ni、pt或者nipt及其任意组合的一种。上述第一栅极叠层的形成方法也可以是化学气相沉积、物理气相沉积、电子束蒸发或者脉冲激光沉积。

步骤s5：形成第二栅极叠层，包括形成第二栅介质层和控制栅。具体而言，包括以下步骤，结合图13~图15进行说明。在上述器件结构上采用原子层沉积方法淀积hfo2层作为第二栅介质层207，所得结构如图13所示。然后利用原子层沉积方法形成tin层作为控制栅208，所得结构如图14所示。最后在控制栅208上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定第二栅极叠层的形状的图案。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除左右两侧部分tin层208、hfo2层207、ni层206和hfo2层203，所得结构如图15所示。然后，通过在溶剂中溶解或灰化去除光刻胶。在本实施方式中选用hfo2作为第二栅介质层材料，选用tin作为控制栅栅材料。但是本发明不限定于此，第二栅介质层可以是选自sio2、al2o3、zro2、hfo2及其任意组合的一种。控制栅由可以用于形成金属栅的合适材料构成，例如可以是选自tin、tan、mon或者wn的一种。

步骤s6：形成栅极侧墙。采用化学气相沉积的方法在半浮栅阱区、第一栅极叠层和第二栅极叠层表面生长sio2层209，然后通过光刻和干法刻蚀的方法去除部分sio2层209，从而在第一栅极叠层和第二栅极叠层两侧形成侧墙，所得结构如图16所示。当然本发明也可以通过其它淀积工艺形成栅极侧墙，如电子束蒸发、原子层沉积、溅射等，栅极侧墙材料例如也可以是sin等绝缘材料。

步骤s7：形成源区和漏区。旋涂光刻胶，进行光刻工艺限定源、漏电极形状。采用离子注入方法在栅极侧墙两侧形成n型重掺杂，然后去除光刻胶，最后采用激光退火的方法进行离子激活，从而形成源区210、漏区211，所得结构如图17所示。其中源区210位于左侧半导体衬底200内部；漏区211位于右侧半浮栅阱区201内部。

当控制栅208施加负电压时，p型半导体衬底200与轻掺杂n型半导体204所构成的pn结导通，电子从浮栅206经过pn结流入半导体衬底200内部，从而实现电荷的擦除。pn结具有整流特性，也就是正向导通，反向截止，而且开启电压非常小，所以利用pn结作为电荷擦除的通道，可以极大提高擦除速度。当控制栅208施加的正电压达到一定值时，金属浮栅206与n型半浮栅阱区201所构成的肖特基二极管导通，电子从漏区211经过肖特基二极管流入浮栅206，从而实现电荷的写入。肖特基二极管同样具有整流特性，而且开启电压也非常小，所以利用肖特基二极管作为电荷写入的通道，可以极大提高电荷写入速度。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。