基于浮栅与控制栅连接通道的半浮栅存储器及其制备方法与流程

本发明属于集成电路存储器技术领域，具体涉及基于浮栅与控制栅连接通道的半浮栅存储器及其制备方法。

背景技术：

目前，集成电路芯片中使用的dram器件主要为1t1c结构，即一个晶体管串联一个电容器，通过晶体管的开关实现对电容器的充电和放电，从而实现dram器件0和1之间的转换。随着器件尺寸越来越小，集成电路芯片中使用的dram器件正面临越来越多的问题，比如dram器件要求64ms刷新一次，因此电容器的电容值必须保持在一定数值以上以保证有足够长的电荷保持时间，但是随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，而且已经占了制造成本的30%以上。半浮栅存储器是dram器件的替代概念，不同于通常的1t1c结构，半浮栅器件由一个浮栅晶体管和嵌入式隧穿晶体管组成，通过嵌入式隧穿晶体管的沟道对浮栅晶体管的浮栅进行写入和擦除操作。对于传统的半浮栅存储器，浮栅晶体管的浮栅与漏级之间形成隧穿晶体管，所以隧穿晶体管需要占据芯片额外的面积，这将大大降低芯片的集成度；此外，在充放电过程中，控制栅与漏级需要同时施加电压，所以充放电过程中将产生较大的功耗。

技术实现要素：

为了解决上述问题，本发明的目的在于提供一种功耗低、集成度高的基于浮栅与控制栅连接通道的半浮栅存储器及其制备方法。

本发明提供的基于浮栅与控制栅连接通道的半浮栅存储器，包括：

半导体衬底，具有第一掺杂类型；

带有第一u型槽的半浮栅阱区，具有第二掺杂类型，位于所述半导体衬底表面，而且所述第一u型槽的底部与所述半导体衬底接触；

第一栅极叠层，包括第一栅介质和带有第二u型槽的浮栅，其中所述第一栅介质覆盖所述第一u型槽的表面；所述浮栅覆盖所述第一栅介质；

第二栅极叠层，包括第二栅介质层和控制栅，其中所述第二栅介质层部分覆盖所述浮栅，在所述浮栅表面形成开口；所述控制栅覆盖所述第二栅介质层并通过所述开口与所述浮栅接触；

栅极侧墙，位于所述第一栅极叠层和所述第二栅极叠层两侧；

源极和漏极，具有第二掺杂类型，形成于所述半浮栅阱区中，位于所述第一、第二栅极叠层两侧，

其中，所述浮栅、所述第二栅介质层和所述控制栅构成纵向隧穿晶体管。

本发明的基于浮栅与控制栅连接通道的半浮栅存储器中，优选为，所述第二u型槽的底部高于所述第一栅介质层的水平上表面。

本发明的基于浮栅与控制栅连接通道的半浮栅存储器中，优选为，所述第一u型槽与所述第二u型槽的位置相对应。

本发明的基于浮栅与控制栅连接通道的半浮栅存储器中，优选为，所述第一栅介质层、所述第二栅介质层是hfo2、sio2、al2o3、zro2、hfzro、hfo2、hfalo、hfsio及其任意组合的一种。

本发明还公开一种基于浮栅与控制栅连接通道的半浮栅存储器的制备方法，具体步骤包括：

提供具有第一掺杂类型半导体衬底；

在所述半导体衬底表面形成具有第二掺杂类型的半浮栅阱区，在所述第二半浮栅阱区中形成第一u型槽，使所述第一u型槽的底部与所述半导体衬底接触；

形成第一栅极叠层，依次形成第一栅介质层和浮栅，使所述第一栅介质层覆盖所述第一u型槽的表面；所述浮栅覆盖所述第一栅介质，在所述浮栅中形成第二u型槽；

形成第二栅极叠层，依次形成第二栅介质层和控制栅，使所述第二栅介质层部分覆盖所述浮栅，并在所述浮栅表面形成开口；使所述控制栅覆盖所述第二栅介质层并通过所述开口与所述浮栅接触；

在所述第一栅极叠层和所述第二栅极叠层两侧形成栅极侧墙；

在所述半浮栅阱区中，所述第一、第二栅极叠层两侧，形成具有第二掺杂类型的源极和漏极。

本发明的基于浮栅与控制栅连接通道的半浮栅存储器的制备方法中，优选为，所述第二u型槽的底部高于所述第一栅介质层的水平上表面。

本发明的基于浮栅与控制栅连接通道的半浮栅存储器的制备方法中，优选为，所述第一u型槽与所述第二u型槽的位置相对应。

本发明的基于浮栅与控制栅连接通道的半浮栅存储器的制备方法中，优选为，所述第一栅介质层、所述第二栅介质层是hfo2、sio2、al2o3、zro2、hfzro、hfo2、hfalo、hfsio及其任意组合的一种。

本发明通过在浮栅和控制栅之间搭建纵向隧穿晶体管，不用额外占用芯片的面积，从而有效提高集成度。在对浮栅充放电过程中，只需要对控制栅施加电压，能够大大降低功耗。在浮栅上形成第二u型槽，可以增大第二栅介质的表面积，从而可以增加栅介质电容，进而可以降低栅压和功耗。

附图说明

图1是本发明的基于浮栅与控制栅连接通道的半浮栅存储器制备方法流程图。

图2是形成氧化物后的器件结构示意图。

图3是形成半浮栅阱区后的器件结构示意图。

图4是形成第一u型槽后的器件结构示意图。

图5是去除氧化物后的器件结构示意图。

图6~7是形成第一栅极叠层的各步骤器件结构示意图。

图8是形成第二u型槽后的器件结构示意图。

图9~12是形成第二栅极叠层的各步骤器件结构示意图。

图13是形成栅极侧墙后的器件结构示意图。

图14是本发明的基于浮栅与控制栅连接通道的半浮栅存储器的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

以下结合附图1-14和实施例对本发明的技术方案做进一步的说明。图1是基于浮栅与控制栅连接通道的半浮栅存储器的制备方法的流程图，图2-14示出了半浮栅存储器的制备方法各步骤的结构示意图。如图1所示，具体制备步骤为：

步骤s1：提供具有第一掺杂类型的半导体衬底200。半导体衬底200可以是各种形式的合适衬底，例如体半导体衬底如si、ge等及化合物半导体衬底如sige、gaas、gasb、alas、inas、inp、gan、sic、ingaas、insb、ingasb等，绝缘体上半导体衬底(soi)等。为方便说明，以下以si衬底为例进行描述。然后在半导体衬底200表面生长一层氧化物202，该氧化物通常是是sio2，主要是为了避免半导体衬底本身直接遭受离子轰击而产生缺陷，所得结构如图2所示。

步骤s2：形成具有第二掺杂类型的半浮栅阱区201。通过离子注入方式在半导体衬底200表层区域形成具有第二掺杂类型的阱区201，所得结构如图3所示。在本实施方式中，第一掺杂类型为p型，第二掺杂类型为n型，也即半导体衬底200为p型掺杂的衬底，在其表面区域形成n型轻掺杂阱区201。

步骤s3：形成第一u型槽。旋涂光刻胶，并通过曝光和显影等光刻工艺定义第一u型槽的位置。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，从而在半浮栅阱区201中形成第一u型槽，所述第一u型槽的底部与半导体衬底200接触，所得结构如图4所示。接着采用前述相同的光刻和刻蚀的方法去除氧化物202，所得结构如图5所示。

步骤s4：形成第一栅极叠层，依次形成第一栅介质层和带有第二u型槽的浮栅。具体而言，包括以下步骤，结合图6~图8进行说明。在上述器件结构上采用原子层沉积方法淀积hfo2层作为第一栅介质层（203），所得结构如图6所示。在本实施方式中选用hfo2作为第一栅介质层材料，但是本发明不限定于此，第一栅介质层可以是选自sio2、al2o3、zro2、hfzro、hfo2、hfalo、hfsio等或上述材料的任意组合的一种。沉积方法也可以是物理气相沉积、化学气相沉积或者脉冲激光沉积。然后，利用物理气相沉积方法生长具有第一掺杂类型的多晶硅作为浮栅204，所得结构如图7所示。在本实施方式中，浮栅204是p型多晶硅。紧接着在浮栅204上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定第二u型槽形状的图案。第二u型槽的位置与第一u型槽的位置相对应。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，从而在浮栅204中形成第二u型槽；并通过在溶剂中溶解或灰化去除光刻胶，所得结构如图8所示。

步骤s5：形成第二栅极叠层，依次形成第二栅介质层和控制栅。具体而言，包括以下步骤，结合图9~图12进行说明。在上述器件结构上采用原子层沉积方法淀积hfo2层作为第二栅介质层205，所得结构如图9所示。但是本发明不限定于此，第二栅介质层可以是选自sio2、al2o3、zro2、hfzro、hfo2、hfalo、hfsio及其任意组合的一种。然后在第二栅介质层205上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定开口的图案。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻去除部分第二栅介质层205，从而在第二栅介质层205上形成开口；并通过在溶剂中溶解或灰化去除光刻胶，所得结构如图10所示。紧接着利用物理气相沉积方法生长多晶硅，并通过离子注入方式形成具有第二掺杂类型的重掺杂多晶硅层作为控制栅206，所得结构如图11所示。在本实施方式中，控制栅206是n型重掺杂多晶硅层。最后在控制栅206上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定栅极形状的图案。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除两端部分控制栅206、第二栅介质层205、浮栅204和第一栅介质层（203），所得结构如图12所示。

步骤s6：形成栅极侧墙。采用化学气相沉积的方法在上述器件表面生长si3n4层（207），然后通过光刻和干法刻蚀的方法去除部分si3n4层207，从而在第一和第二栅极叠层两侧形成侧墙207，所得结构如图13所示。当然本发明也可以通过其它淀积工艺形成栅极侧墙，如电子束蒸发、原子层沉积、溅射等，栅极侧墙材料例如也可以是sio2等绝缘材料。

步骤s7：形成源极和漏极。旋涂光刻胶，进行光刻工艺限定源、漏电极形状。采用离子注入方法在阱区两侧形成n型重掺杂，然后去除光刻胶，最后采用激光退火的方法进行离子激活，从而形成源极208和漏极209，所得结构如图14所示。

如图14所示，基于浮栅与控制栅连接通道的半浮栅存储器包括：半导体衬底200，具有第一掺杂类型；带有第一u型槽的半浮栅阱区201，具有第二掺杂类型，位于半导体衬底表面，而且第一u型槽的底部与半导体衬底200接触；第一栅极叠层，包括第一栅介质203和带有第二u型槽的浮栅204，其中第一栅介质覆盖第一u型槽的表面；所述浮栅204覆盖第一栅介质；第二栅极叠层，包括第二栅介质层205和控制栅206，其中第二栅介质层205部分覆盖浮栅204，在浮栅204表面形成开口；控制栅206覆盖第二栅介质层205并通过开口与浮栅204接触；栅极侧墙207，位于第一栅极叠层和第二栅极叠层两侧；源极208和漏极209，具有第二掺杂类型，形成于半浮栅阱区201中，位于第一、第二栅极叠层两侧。

其中，浮栅204、第二栅介质层205和控制栅206构成隧穿晶体管。当控制栅206加负电压时，p型浮栅204和控制栅206构成的二极管处于导通状态，电子从控制栅206通过二极管流入浮栅204内，导致半浮栅存储器的阈值电压发生变化，也就是完成写入操作。当控制栅206加正电压时，p型浮栅204和控制栅206之间构成的二极管处于反偏状态，但是控制栅206同时在纵向通过第二栅介质205在浮栅和第二栅介质205的接触处形成n型沟道，同时n型沟道的导带底向下移动并低于p型浮栅204的价带顶，这时位于浮栅204价带内的电子会隧穿到n型沟道的导带中，从而导致电子又从浮栅204流回控制栅206内，也就是完成擦除操作。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。