半导体结构及其形成方法、掩膜版与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、掩膜版。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，sce)更容易发生。
3.因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；栅极结构也从原来的多晶硅栅极结构向金属栅极结构转变，金属栅极结构中的功函数层能够调整半导体结构的阈值电压。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法、掩膜版，提升半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一器件区和两个相邻的第二器件区，所述基底包括衬底、分立于所述衬底上的沟道结构，所述沟道结构的延伸方向与第一器件区和第二器件区的交界处延伸方向相同，所述基底还包括横跨所述沟道结构的栅极结构，所述栅极结构覆盖所述沟道结构的部分顶壁和部分侧壁；在第一器件区的栅极结构两侧的所述沟道结构中形成第一源漏掺杂层；形成覆盖所述第一源漏掺杂层和一个所述第二器件区，且露出另一个第二器件区中所述沟道结构的第一保护层；在所述第一保护层露出的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层，所述第二源漏掺杂层和第一源漏掺杂层的导电类型不同；形成覆盖所述第二源漏掺杂层，且露出未形成第二源漏掺杂层的第二器件区中沟道结构的第二保护层；在所述第二保护层露出的所述第二器件区的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层。
6.相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括第一器件区和两个相邻的第二器件区，所述第一器件区用于形成第一型晶体管，所述第二器件区用于形成第二型晶体管；沟道结构，分立于所述衬底上，所述沟道结构的延伸方向与所述第一器件区和第二器件区的交界处延伸方向相同；栅极结构，横跨沟道结构，且覆盖所述沟道
结构的部分顶壁和部分侧壁；第一源漏掺杂层，位于所述第一器件区的所述栅极结构两侧的所述沟道结构中；第二源漏掺杂层，位于所述第二器件区的所述栅极结构两侧的所述沟道结构中；保护层，覆盖所述第一器件区以及一个所述第二器件区的所述第二源漏掺杂层，露出另一个所述第二器件区的所述第二源漏掺杂层。
7.相应的，本发明实施例还提供一种掩膜版，包括：基底，所述基底包括第一器件区和两个相邻的第二器件区，所述基底包括衬底、分立于所述衬底上的沟道结构，所述沟道结构的延伸方向与第一器件区和第二器件区的交界处延伸方向相同，所述基底还包括横跨所述沟道结构的栅极结构，所述栅极结构覆盖所述沟道结构的部分顶壁和部分侧壁；所述掩膜版，包括：掩膜图形，用于形成保护层，所述保护层覆盖所述第一器件区和一个第二器件区，且露出另一个所述第二器件区。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例所提供的半导体结构的形成方法中，形成覆盖所述第一源漏掺杂层和一个所述第二器件区，且露出另一个所述第二器件区中沟道结构的第一保护层，所述第二源漏掺杂层通常采用选择性外延生长工艺形成，所述第一保护层不具有良好的界面态，从而不具有选择性外延生长的基础，在所述第一保护层露出的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层的过程中，不易在第一保护层覆盖的区域中形成多余的掺杂层，降低了所述第二源漏掺杂层与多余的掺杂层桥接的概率；形成覆盖所述第一源漏掺杂层和第二源漏掺杂层，且露出未形成第二源漏掺杂层的第二器件区中沟道结构的第二保护层，所述第二保护层不具有良好的界面态，从而不具有选择性外延生长的基础，在所述第二保护层露出的所述第二器件区的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层的过程中，不易在第二保护层覆盖的区域中形成多余的掺杂层，降低了所述第二源漏掺杂层与多余的掺杂层桥接的概率。且本发明实施例中，在形成第一保护层后形成一个第二源漏掺杂层，形成第二保护层后形成另一个第二源漏掺杂层，两个第二源漏掺杂层在不同步骤中形成，降低了两个第二源漏掺杂层相桥接的概率，有利于提高半导体结构的电学性能。
附图说明
10.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图6至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
12.图18是本发明半导体结构的结构示意图。
具体实施方式
13.目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
14.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
15.如图1和图2所示，图2为图1在aa方向的剖面图，所述半导体结构用于形成sarm器件，sram包括上拉晶体管(pu)、下拉晶体管(pd)和传输门晶体管(pg)，所述上拉晶体管为pmos晶体管，下拉晶体管和传输门晶体管为nmos晶体管；所述基底包括两个第一器件区i和
位于两个所述第一器件区i之间相邻的第二器件区ii，所述基底包括衬底1、分立于所述衬底1上的沟道结构2，所述沟道结构2的延伸方向与第一器件区i和第二器件区ii的交界处延伸方向相同，所述基底还包括横跨所述沟道结构2的栅极结构3，所述栅极结构3覆盖所述沟道结构2的部分顶壁和部分侧壁。
16.如图3和图4所示，形成覆盖所述第二器件区ii且露出所述第一器件区i的第一遮挡层5；在所述第一器件区i的栅极结构3两侧的所述沟道结构2中形成第一源漏掺杂层4，形成所述第一源漏掺杂层4后，去除所述第一遮挡层5。
17.如图5所示，去除所述第一遮挡层5后，形成覆盖所述第一器件区i且露出所述第二器件区ii的第二遮挡层6；以所述第二遮挡层6为掩膜刻蚀所述栅极结构3两侧的所述沟道结构2，形成凹槽(图中未示出)；采用选择性外延层生长工艺在所述凹槽中形成外延层，形成所述外延层的步骤中，对所述外延层进行原位自掺杂，形成所述第二源漏掺杂层7。
18.两个所述第二器件区ii相邻，形成所述第二遮挡层6的步骤中，所述第二遮挡层6同时露出两个所述第二器件区ii，在所述第二器件区ii中形成第二源漏掺杂层7的步骤中，两个第二器件区ii中的所述第二源漏掺杂层7同时形成，两个第二器件区ii中的所述第二源漏掺杂层7易接触，从而所述两个器件区ii中的第二源漏掺杂层7易桥接，导致半导体结构的电学性能不佳。
19.为了解决所述技术问题，提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一器件区和两个相邻的第二器件区，所述基底包括衬底、分立于所述衬底上的沟道结构，所述沟道结构的延伸方向与第一器件区和第二器件区的交界处延伸方向相同，所述基底还包括横跨所述沟道结构的栅极结构，所述栅极结构覆盖所述沟道结构的部分顶壁和部分侧壁；在第一器件区的栅极结构两侧的所述沟道结构中形成第一源漏掺杂层；形成覆盖所述第一源漏掺杂层和一个所述第二器件区，且露出另一个第二器件区中所述沟道结构的第一保护层；在所述第一保护层露出的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层，所述第二源漏掺杂层和第一源漏掺杂层的导电类型不同；形成覆盖所述第二源漏掺杂层，且露出未形成第二源漏掺杂层的第二器件区中沟道结构的第二保护层；在所述第二保护层露出的所述第二器件区的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层。
20.本发明实施例所提供的半导体结构的形成方法中，形成覆盖所述第一源漏掺杂层和一个所述第二器件区，且露出另一个所述第二器件区中沟道结构的第一保护层，所述第二源漏掺杂层通常采用选择性外延生长工艺形成，所述第一保护层不具有良好的界面态，从而不具有选择性外延生长的基础，在所述第一保护层露出的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层的过程中，不易在第一保护层覆盖的区域中形成多余的掺杂层，降低了所述第二源漏掺杂层与多余的掺杂层桥接的概率；形成覆盖所述第一源漏掺杂层和第二源漏掺杂层，且露出未形成第二源漏掺杂层的第二器件区中沟道结构的第二保护层，所述第二保护层不具有良好的界面态，从而不具有选择性外延生长的基础，在所述第二保护层露出的所述第二器件区的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层的过程中，不易在第二保护层覆盖的区域中形成多余的掺杂层，降低了所述第二源漏掺杂层与多余的掺杂层桥接的概率。且本发明实施例中，在形成第一保护层后形成一个第二源漏掺杂层，形成第二保护层后形成另一个第二源漏掺杂层，两个第二源漏掺杂层在不同
步骤中形成，降低了两个第二源漏掺杂层相桥接的概率，有利于提高半导体结构的电学性能。
21.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
22.图6至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
23.参考图6和图7，图7为图6在bb方向的剖面图，提供基底，所述基底包括第一器件区i和两个相邻的第二器件区ii，所述基底包括衬底100、分立于所述衬底100上的沟道结构101，所述沟道结构101的延伸方向与第一器件区i和第二器件区ii的交界处延伸方向相同，所述基底还包括横跨所述沟道结构101的栅极结构102，所述栅极结构102覆盖所述沟道结构101的部分顶壁和部分侧壁。
24.本实施例中，所述半导体结构用于形成sarm器件，sram包括上拉晶体管(pu)、下拉晶体管(pd)和传输门晶体管(pg)，所述上拉晶体管为pmos晶体管(positive channel metal oxide semiconductor)，下拉晶体管和传输门晶体管为nmos(negative channel metal oxide semiconductor)晶体管。
25.本实施例中，第一器件区i为nmos器件区，下拉晶体管(pd)和传输门晶体管(pg)形成在所述第一器件区i中，第二器件区ii为pmos器件区，上拉晶体管(pu)形成在所述第二器件区ii中。其他实施例中，第一器件区i还可为pmos器件区，第二器件区ii还可为nmos器件区。
26.需要说明的是，提供基底的步骤中，所述第一器件区i的数量为两个，且所述第一器件区i和第二器件区ii相邻，将所述第一器件区i和第二器件区ii作为存储器件区，两个所述存储器件区互为中心对称，两个所述存储器件区中的所述第二器件区ii相邻。
27.衬底100为后续形成半导体结构提供工艺平台。
28.本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
29.本实施例以形成的半导体结构为鳍式场效应晶体管(finfet)为例。相应的，所述沟道结构101为鳍部。其他实施例中，形成的半导体结构为全包围晶体管(gaa)，相应的，所述沟道结构为叠层结构，所述叠层结构包括牺牲层和位于所述牺牲层上的沟道层。
30.本实施例中，沟道结构101的材料为硅。其他实施例中，沟道结构的材料还可以为锗、砷化镓或镓化铟。
31.本实施例中，所述栅极结构102为伪栅结构，为后续形成金属栅极结构提供工艺空间。
32.本实施例中，栅极结构102为叠层结构。具体的，栅极结构102包括栅氧化层(图中未示出)和位于栅氧化层上的栅极层(图中未示出)。
33.本实施例中，栅氧化层的材料为氧化硅；栅极层的材料为多晶硅。
34.需要说明的是，栅极结构102的延伸方向横跨第一器件区i和第二器件区ii。
35.提供基底的步骤中，所述基底还包括：隔离结构103，位于沟道结构101侧部的衬底100上，隔离结构103覆盖沟道结构101的部分侧壁，隔离结构103的顶部表面低于沟道结构101的顶部表面。
36.隔离结构103用于使得各个沟道结构101之间实现电隔离。
37.本实施例中，隔离结构103的材料为介电材料。具体的，隔离结构103的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离结构103的材料包括氧化硅。
38.需要说明的是，隔离结构103在形成栅极结构102之前形成。
39.提供基底的步骤还包括：形成覆盖所述第一器件区i和第二器件区ii的侧墙材料层104。
40.所述侧墙材料层104定义后续形成的第一源漏掺杂层的形成区域，且后续在所述栅极结构102两侧的沟道结构101中形成第一源漏掺杂层的过程中，所述侧墙材料层104能够使得栅极结构102不易受损伤。
41.具体的，所述侧墙材料层104的材料包括氮化硅、氮氧化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述侧墙材料层104的材料包括氮化硅，氮化硅具有较高的硬度和致密度。
42.参考图8和图9，在所述第一器件区i的栅极结构102两侧的所述沟道结构101中形成第一源漏掺杂层107。
43.在半导体结构工作时，第一源漏掺杂层107用于为第一器件区i中的沟道提供应力，提高沟道中载流子的迁移速率。
44.本实施例中，第一器件区i用于形成nmos。在半导体结构工作时，第一源漏掺杂层107为栅极结构102下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以改进电子的迁移速率。具体的，所述第一源漏掺杂层107的材料为掺杂n型离子的碳化硅、磷化硅或硅。具体的，所述n型离子包括p、as和sb中的一种或多种。
45.其他实施例中，第一源漏掺杂层用于作为pmos的源极和漏极。在半导体结构工作时，第一源漏掺杂层为栅极结构下方的沟道施加压缩应力(compression stress)，压缩沟道可以改进空穴的迁移率。具体的，所述第一源漏掺杂层的材料为掺杂p型离子的锗化硅或硅。具体的，所述p型离子包括b、ga和in中的一种或多种。
46.具体的，形成所述第一源漏掺杂层的步骤包括：在所述第一器件区i中，在所述栅极结构102两侧的所述基底中形成第一凹槽106；采用选择性外延生长工艺在第一凹槽106中形成第一外延层，对第一外延层进行离子掺杂，形成第一源漏掺杂层107。
47.所述第一凹槽106为后续形成第一源漏掺杂层提供空间。
48.形成所述第一凹槽106的步骤包括：在所述基底上形成第三遮挡层105，所述第三遮挡层105覆盖所述第二器件区ii的沟道结构101，且露出位于所述第一器件区i的沟道结构101；以所述第三遮挡层105为掩膜，刻蚀所述第一器件区i的沟道结构101，形成所述第一凹槽106。
49.具体的，所述第三遮挡层105露出所述第一器件区i的所述栅极结构102两侧的所述沟道结构101，所述第一凹槽106形成在所述栅极结构102两侧的所述沟道结构101中。
50.本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构102两侧的所述沟道结构101中形成第一凹槽106。干法刻蚀工艺具有各向异性刻蚀特点，具有较好的刻蚀剖面控制性，有利于使所述第一凹槽106的形貌满足工艺需求，且干法刻蚀工艺，有利于精确控制所述第一凹槽106的深度。
51.需要说明的是，在所述栅极结构102两侧的所述沟道结构101中形成第一凹槽106的步骤中，去除所述第三遮挡层105露出的所述隔离层103表面的侧墙材料层104。
52.本实施例中，所述第三遮挡层105的材料为易于去除的材料，后续去除所述第三遮挡层105的过程中，不易对所述基底造成损伤。
53.所述半导体结构的形成方法还包括：在形成所述第一凹槽106后，形成所述第一源漏掺杂层107前，去除所述第三遮挡层105。所述第三遮挡层105为有机材料，形成所述第一凹槽106后，形成第一源漏掺杂层107前，去除所述第三遮挡层105能够使得机台不易被污染。
54.本实施例中，采用灰化工艺去除所述第三遮挡层105。
55.本实施例中，采用选择性外延生长工艺(selective epitaxy growth，seg)在所述第一凹槽106中形成第一外延层(图中未示出)，并对第一外延层进行离子掺杂，形成第一源漏掺杂层107。第一外延层通过选择性外延生长工艺所形成，其薄膜纯净度高，生长缺陷少，形成质量高，从而有利于优化半导体结构的性能。
56.本实施例中，采用原位自掺杂工艺对所述第一外延层进行离子掺杂，形成所述第一源漏掺杂层107。通过采用原位自掺杂的方式，有利于提高第一源漏掺杂层107中掺杂离子浓度的均一性，从而提高第一源漏掺杂层107的质量和性能。其他实施例中，还可以在形成第一外延层后，采用离子注入的方式对第一外延层进行离子掺杂，形成第一源漏掺杂层。
57.需要说明的是，所述半导体结构的形成方法还包括：在形成所述第一凹槽106后，形成所述第一外延层前，在所述第一凹槽106的底部和侧壁上形成第一种子层(图中未示出)。
58.所述第一种子层用于提高所述第一凹槽106的表面平整度和平滑度，为后续在第一凹槽106中形成第一源漏掺杂层提供良好的界面态。
59.本实施例中，所述第一种子层的材料为si。
60.本实施例中，采用选择性外延生长工艺形成所述第一种子层。
61.参考图10至图12，形成覆盖所述第一源漏掺杂层107和一个所述第二器件区ii，且露出另一个第二器件区ii中所述沟道结构101的第一保护层109(如图12所示)。
62.后续在第一保护层109露出的栅极结构102两侧所述沟道结构101中形成第二源漏掺杂层，所述第二源漏掺杂层通常采用选择性外延生长工艺形成，所述第一保护层109不具有良好的界面态，从而不具有选择性外延生长的基础，在所述第一保护层109露出的所述栅极结构102两侧的所述沟道结构101中形成第二源漏掺杂层的过程中，不易在第一保护层109覆盖的区域中形成多余的掺杂层，降低了所述第二源漏掺杂层与多余的掺杂层桥接的概率。
63.此外，所述第一保护层109用于定义所述第一保护层109露出的所述第二器件区ii栅极结构102两侧的所述沟道结构101中形成的第二源漏掺杂层的形成区域，还用于保护所述第二器件区ii中栅极结构102不易受损伤。
64.后续在所述第一保护层109露出的所述沟道结构101中形成第二源漏掺杂层的步骤包括：刻蚀所述第一保护层109露出的所述沟道结构101，形成所述第二凹槽，形成所述第二凹槽的过程中，所述第一保护层109的被刻蚀难度大于所述沟道结构101的被刻蚀难度。
65.具体的，所述第一保护层109的材料包括氮化硅、氮氧化硅、氮碳化硅、氮化硼、氮
化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第一保护层109的材料包括氮化硅。
66.具体的，形成所述第一保护层109的步骤包括：
67.如图10所示，在所述第一器件区i和第二器件区ii上形成第一保护材料层114(如图10所示)。
68.所述第一保护材料层114为后续图形化形成第一保护层做准备。
69.本实施例中，采用保形覆盖工艺形成所述第一保护材料层114。
70.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)形成所述第一保护材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第一保护材料层的厚度均一性，使第一保护材料层能够保形覆盖在所述栅极结构102、第一源漏掺杂层108、沟道结构101以及剩余的所述侧墙材料层104上；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述第一保护材料层的保形覆盖能力。其他实施例中，还可以采用化学气相沉积工艺(chemical vapor deposition，cvd)形成所述第一保护材料层。
71.如图11所示，在所述第一保护材料层114上形成覆盖所述第一源漏掺杂层107和一个所述第二器件区ii，且露出另一个第二器件区ii中所述沟道结构101的第一遮挡层108；以所述第一遮挡层为掩膜刻蚀所述第一保护材料层，剩余的所述第一保护材料层作为第一保护层。
72.所述第一遮挡层108用于限定所述第一保护层109的形成位置。
73.本实施例中，所述第一遮挡层108的材料为易于去除的材料，后续去除所述第一遮挡层108的过程中，不易对所述基底和第一源漏掺杂层107造成损伤。
74.第一遮挡层108为有机材料，具体的，包括barc(bottom anti-reflective coating)材料、soc(spin on carbon)材料、odl(organic dielectric layer，有机介电层)材料、光刻胶、darc(dielectric anti-reflective coating，介电抗反射涂层)材料、duo(deep uv light absorbing oxide，深紫外光吸收氧化层)材料或apf(advanced patterning film，先进图膜)材料。
75.形成所述第一遮挡层108的步骤包括：形成覆盖所述第一器件区i和第二器件区ii的所述第一遮挡材料层(图中未示出)；图形化所述第一遮挡材料层，剩余的所述第一遮挡材料层作为所述第一遮挡层108。
76.本实施例中，采用旋涂工艺形成所述第一遮挡材料层。
77.本实施例中，以所述第一遮挡层108为掩膜，采用干法刻蚀工艺刻蚀第一保护材料层114，形成所述第一保护层109。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一保护层109的形貌满足工艺需求，且还有利于提高所述第一保护材料层114的去除效率。且干法刻蚀工艺的过程中，能够以所述隔离层103的顶部为刻蚀停止位置。
78.易于控制刻蚀停止位置；而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀多个膜层，简化了工艺步骤。
79.所述半导体结构的形成方法还包括：刻蚀所述第一保护材料层114，形成第一保护层109后，刻蚀所述栅极结构102两侧的所述沟道结构101，形成第二凹槽115。
80.所述第二凹槽115为后续形成第二源漏掺杂层提供工艺空间。
81.本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构102两侧的所述沟道结构101，形成第二凹槽115。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二凹槽115的形貌满足工艺需求，且还有利于提高所述沟道结构101的去除效率。且干法刻蚀工艺易于控制所述第二凹槽115的形成深度。此外还可以与形成第一保护层109在同一机台中完成，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀多个膜层，简化了工艺步骤。
82.需要说明的是，形成所述第二凹槽115的过程中，还刻蚀所述侧墙材料层104，所述第二凹槽115由侧墙材料层104和沟道结构101围成。
83.需要说明的是，形成所述第一保护层109的过程中，所述第一保护层109不宜过厚也不宜过薄。若所述第一保护层109过厚，会花费过多的工艺时间形成所述第二保护层113，不利于提高半导体结构的形成效率。若所述第一保护层109过薄，形成第一遮挡层108的步骤中，即使存在微小套刻误差，所述第一遮挡层108易露出部分第一保护层109，在以第一遮挡层108为掩膜形成第二凹槽115的步骤中，露出所述第一遮挡层108的所述第一保护层109易被刻蚀去除，所述第一保护层109不能够很好的保护第一源漏掺杂层107，所述第一源漏掺杂层107易被暴露，相应的，所述第一源漏掺杂层107易受损伤，后续在所述第一保护层109露出的第二器件区ii中沟道结构101形成第二源漏掺杂层的步骤中，所述第一保护层109露出的第一源漏掺杂层107上易生长多余的掺杂层，导致所述第二源漏掺杂层与多余的掺杂层易桥接，不利于提高半导体结构的电学性能。本实施例中，所述第一保护层109的厚度为3纳米至5纳米。
84.如图12所示，所述半导体结构的形成方法还包括：形成所述第一保护层109后，去除所述第一遮挡层108。
85.去除所述第一遮挡层108，为后续在所述第一保护层109露出的所述第二凹槽115中形成第二源漏掺杂层做准备；且所述第一遮挡层108的材料为有机材料，去除所述第一遮挡层108使得有机材料不易污染机台。
86.本实施例中，所述第一遮挡层108的材料为有机材料，相应的，采用灰化工艺去除所述第一遮挡层108。
87.继续参考图13，在所述第一保护层109露出的所述栅极结构102两侧的所述沟道结构101中形成第二源漏掺杂层110，所述第二源漏掺杂层110和第一源漏掺杂层107的导电类型不同。
88.在半导体结构工作时，第二源漏掺杂层110用于为第二器件区ii中的沟道提供应力，提高沟道中载流子的迁移速率。
89.本实施例中，第二器件区ii用于形成pmos。在半导体结构工作时，第二源漏掺杂层110为栅极结构102下方的沟道施加压缩应力，压缩沟道可以改进空穴的迁移率。具体的，所述第二源漏掺杂层110的材料为掺杂p型离子的锗化硅或硅。具体的，所述p型离子包括b、ga和in中的一种或多种。
90.其他实施例中，第二器件区ii还可以用于形成nmos，在半导体结构工作时，第二源漏掺杂层为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以改进电子的迁移速率。具体的，所述第二源漏掺杂层的材料为掺杂n型离子的碳化硅、磷化硅或硅。具体的，所述n型离子包括p、as和sb中的一种或多种。
91.形成所述第二源漏掺杂层110的步骤包括：采用选择性外延生长工艺在所述第二凹槽115中形成第二外延层，形成所述第二外延层的步骤中，对所述第二外延层进行原位自掺杂工艺形成所述第二源漏掺杂层110。
92.参考图14至图16，形成覆盖所述第二源漏掺杂层100，且露出未形成第二源漏掺杂层100的第二器件区ii中沟道结构101的第二保护层113(如图16所示)。
93.所述第二保护层113不具有良好的界面态，从而不具有选择性外延生长的基础，在所述第二保护层113露出的所述第二器件区ii的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层110的过程中，不易在第二保护层113覆盖的区域中形成多余的掺杂层，降低了所述第二源漏掺杂层110与多余的掺杂层桥接的概率。且本发明实施例中，在形成第一保护层109后形成一个第二源漏掺杂层110，形成第二保护层113后形成另一个第二源漏掺杂层110，两个第二源漏掺杂层110在不同步骤中形成，降低了两个第二源漏掺杂层110相桥接的概率，有利于提高半导体结构的电学性能。
94.后续在所述第二保护层113露出的所述沟道结构101中形成第二源漏掺杂层的步骤包括：刻蚀所述第二保护层113露出的所述沟道结构101，形成所述第三凹槽，形成所述第三凹槽的过程中，所述第二保护层113的被刻蚀难度大于所述沟道结构101的被刻蚀难度。
95.本实施例中，所述第二保护层113的材料包括：氮化硅、氮氧化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
96.具体的，形成所述第二保护层113的步骤包括：
97.如图14所示，在所述第二器件区ii的所述基底上形成第二保护材料层116。
98.所述第二保护材料层116为后续图形化形成第二保护层做准备。
99.本实施例中，采用保形覆盖工艺形成所述第二保护材料层116。
100.本实施例中，采用原子层沉积(atomic layer deposition，ald)工艺形成所述第二保护材料层116。原子层沉积工艺是指通过将气相前驱体脉冲交替地通入反应腔室内，在待沉积基体上化学吸附并发生表面反应的沉积工艺。通过原子层沉积工艺，所述第二保护材料层116以原子层的形式形成于所述第二器件区ii，有利于提高沉积速率的均匀性、所述第二保护材料层116的厚度均一性；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(thermal budget)，降低已经成的第一源漏掺杂层107和第二源漏掺杂层110性能偏移的概率。其他实施例中，还可以采用化学气相沉积工艺(chemical vapor deposition，cvd)形成所述第二保护材料层。
101.需要说明的是，形成所述第二保护材料层116的步骤中，所述第二保护材料层116还形成在所述第一器件区i中。
102.如图15所示，在所述第二保护材料层116上形成覆盖所述第二源漏掺杂层110，且露出未形成第二源漏掺杂层100的第二器件区ii中沟道结构101的第二遮挡层112；以所述第二遮挡层112为掩膜刻蚀所述第二保护材料层116，剩余的所述第二保护材料层116作为所述第二保护层113。
103.所述第二遮挡层112用于限定所述第二保护层113的形成位置。
104.本实施例中，所述第二遮挡层112的材料为易于去除的材料，后续去除所述第三遮挡层的过程中，不易对所述基底造成损伤。
105.第二遮挡层112为有机材料，具体的，第二遮挡层112包括：barc材料、soc材料、odl
材料、光刻胶、darc材料、duo材料和apf材料中的一种或多种。
106.形成所述第二遮挡层112包括：形成覆盖所述第一器件区i和第二器件区ii的所述第二遮挡材料层(图中未示出)；图形化所述第二遮挡材料层，剩余的所述第二遮挡材料层作为所述第二遮挡层112。
107.本实施例中，采用旋涂工艺形成所述第一遮挡材料层。
108.需要说明的是，形成所述第二遮挡层112的步骤中，所述第二遮挡层112还形成在所述第一器件区i中。
109.本实施例中，以所述第二遮挡层112为掩膜，采用干法刻蚀工艺刻蚀第二保护材料层116，形成所述第二保护层113。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二保护层113的形貌满足工艺需求，且还有利于提高所述第二保护材料层116的去除效率。且干法刻蚀工艺的过程中，能够以所述隔离层103的顶部为刻蚀停止位置。
110.易于控制刻蚀停止位置；而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀多个膜层，简化了工艺步骤。
111.所述半导体结构的形成方法还包括：刻蚀所述第二保护材料层116，形成第二保护层113后，刻蚀所述栅极结构102两侧的所述沟道结构101，形成第三凹槽117。
112.所述第三凹槽117为后续形成露出所述第二保护层113的第二源漏掺杂层提供工艺空间。
113.本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构102两侧的所述沟道结构101，形成第三凹槽117。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第三凹槽117的形貌满足工艺需求，且还有利于提高所述沟道结构101的去除效率。且干法刻蚀工艺易于控制所述第三凹槽117的形成深度。此外还可以与形成第二保护层113在同一机台中完成，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀多个膜层，简化了工艺步骤。
114.需要说明的是，形成所述第三凹槽117的过程中，还刻蚀所述侧墙材料层104，所述第三凹槽117由侧墙材料层104和沟道结构101围成。
115.需要说明的是，形成所述第二保护层113的步骤中，所述第二保护层113不宜过厚也不宜过薄。若所述第二保护层113过厚，会花费过多的工艺时间形成所述第二保护层113，不利于提高半导体结构的形成效率。若所述第二保护层113过薄，形成第二遮挡层的步骤中，即使存在微小套刻误差，所述第二遮挡层112易露出部分第二保护层113，在以第二遮挡层112为掩膜形成第三凹槽的步骤中，露出所述第二遮挡层112的所述第二保护层113易被刻蚀去除，所述第二保护层113不能够很好的保护已形成的第二源漏掺杂层110，所述第二遮挡层中的第二源漏掺杂层110易被暴露，相应的，所述第二遮挡层中的所述第二源漏掺杂层110易受损伤，后续在所述第二保护层113露出的第二器件区ii中沟道结构101形成第二源漏掺杂层的步骤中，露出所述第二保护层113的第二源漏掺杂层107上易生长多余的掺杂层，导致后形成的所述第二源漏掺杂层与多余的掺杂层易桥接，不利于提高半导体结构的电学性能。本实施例中，所述第二保护层113的厚度为3纳米至5纳米。
116.如图16所示，去除所述第二遮挡层112(如图15所示)。
117.去除所述第二遮挡层112，为后续在所述第二保护层113露出的所述第三凹槽117
中形成第二源漏掺杂层做准备；且所述第二遮挡层112的材料为有机材料，去除所述第二遮挡层112使得有机材料不易污染机台。
118.本实施例中，所述第二遮挡层112的材料为有机材料，相应的，采用灰化工艺去除所述第二遮挡层112。
119.参考图17，在所述第二保护层113露出的所述第二器件区ii的所述栅极结构102两侧的所述沟道结构101中形成第二源漏掺杂层110。
120.在半导体结构工作时，第二源漏掺杂层110用于为第二器件区ii的沟道提供应力，提高沟道中载流子的迁移速率。
121.本实施例中，两个所述第二器件区ii相邻，且互为中心对称。因此在所述第二保护层113露出的所述第二器件区ii的所述栅极结构102两侧的所述沟道结构101中形成第二源漏掺杂层110的过程中，在所述第一器件区i和第二器件区ii的交界线的延伸方向上，所述第二保护层113中的第二源漏掺杂层110和第二保护层113露出的所述第二源漏掺杂层110具有间隔，相应的所述第二保护层113中的第二源漏掺杂层110和第二保护层113露出的第二源漏掺杂层110，在所述交界线的延伸方向上，以及栅极结构102的延伸方向上均不易桥接，有利于提高半导体结构的电学性能。
122.本实施例中，第二器件区ii用于形成pmos。在半导体结构工作时，第二源漏掺杂层110为栅极结构102下方的沟道施加压缩应力，压缩沟道可以改进空穴的迁移率。具体的，所述第二源漏掺杂层110的材料为掺杂p型离子的锗化硅或硅。具体的，所述p型离子包括b、ga和in中的一种或多种。
123.其他实施例中，第二器件区ii还可以用于形成nmos，在半导体结构工作时，第二源漏掺杂层为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以改进电子的迁移速率。具体的，所述第二源漏掺杂层的材料为掺杂n型离子的碳化硅、磷化硅或硅。具体的，所述n型离子包括p、as和sb中的一种或多种。
124.形成所述第二源漏掺杂层110的步骤包括：刻蚀所述栅极结构102两侧的所述沟道结构101，形成第三凹槽；采用选择性外延生长工艺在所述第三凹槽中形成第三外延层，形成所述第三外延层的步骤中，对所述第三外延层进行原位自掺杂工艺形成所述第二源漏掺杂层110。
125.需要说明的是，形成所述第三凹槽的过程中，还刻蚀所述第二器件区ii的所述侧墙材料层104，所述凹槽由侧墙材料层104和沟道结构101围成。
126.相应的，参考图18，本发明实施例还提供一种半导体结构的结构示意图。
127.所述半导体结构包括：衬底200，所述衬底200包括第一器件区i和两个相邻的第二器件区ii，所述第一器件区i用于形成第一型晶体管，所述第二器件区ii用于形成第二型晶体管；沟道结构201，分立于所述衬底200上，所述沟道结构201的延伸方向与第一器件区i和第二器件区ii的交界处延伸方向相同；栅极结构(图中未示出)，横跨沟道结构201，且覆盖所述沟道结构201的部分顶壁和部分侧壁；第一源漏掺杂层207，位于所述第一器件区i的所述栅极结构两侧的所述沟道结构201中；第二源漏掺杂层210，位于所述第二器件区ii的所述栅极结构两侧的所述沟道结构201中；保护层213，覆盖所述第一器件区i以及一个所述第二器件区ii的所述第二源漏掺杂层210，露出另一个所述第二器件区ii的所述第二源漏掺杂层210。
128.本发明实施例中，所述保护层213覆盖一个所述第二器件区ii的所述第二源漏掺杂层210，所述保护层213露出的另一个所述第二器件区ii的第二源漏掺杂层210，露出所述保护层213的第二源漏掺杂层210，在被所述保护层213覆盖的所述第二源漏掺杂层210之后形成。所述第二源漏掺杂层210通常采用选择性外延生长工艺形成，所述保护层213不具有良好的界面态，从而不具有选择性外延生长的基础，在所述保护层213露出的所述第二器件区ii的所述栅极结构两侧的所述沟道结构201中形成第二源漏掺杂层210的过程中，不易在保护层213覆盖的区域中形成多余的掺杂层，降低了所述第二源漏掺杂层210与多余的掺杂层桥接的概率。且本发明实施例中，两个第二源漏掺杂层210在不同步骤中形成，降低了两个第二源漏掺杂层210相桥接的概率，有利于提高半导体结构的电学性能。
129.本实施例中，所述半导体结构用于形成sarm器件，sram包括上拉晶体管(pu)、下拉晶体管(pd)和传输门晶体管(pg)，所述上拉晶体管为pmos晶体管，下拉晶体管和传输门晶体管为nmos晶体管。
130.本实施例中，第一器件区i为nmos器件区，下拉晶体管(pd)和传输门晶体管(pg)形成在所述第一器件区i中，第二器件区ii为pmos器件区，上拉晶体管(pu)形成在所述第二器件区ii中。其他实施例中，第一器件区i还可为pmos器件区，第二器件区ii还可为nmos器件区。
131.需要说明的是，所述半导体结构中，所述第一器件区i的数量为两个，且所述第一器件区i和第二器件区ii相邻，将所述第一器件区i和第二器件区ii作为存储器件区，两个所述存储器件区互为中心对称，两个所述存储器件区中的所述第二器件区ii相邻。
132.本实施例中，两个所述第二器件区ii相邻，且互为中心对称。因此在所述保护层213露出的所述第二器件区ii的所述栅极结构两侧的所述沟道结构201中形成第二源漏掺杂层210的过程中，在所述第一器件区i和第二器件区ii的交界线的延伸方向上，所述保护层213中的第二源漏掺杂层210和保护层213露出的所述第二源漏掺杂层210具有间隔，相应的所述保护层213中的第二源漏掺杂层210和保护层213露出的第二源漏掺杂层210，在所述交界线的延伸方向上，以及栅极结构的延伸方向上均不易桥接，有利于提高半导体结构的电学性能。
133.衬底200为后续形成半导体结构提供工艺平台。
134.本实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
135.本实施例以形成的半导体结构为鳍式场效应晶体管(finfet)为例。相应的，所述沟道结构201为鳍部。其他实施例中，形成的半导体结构为全包围晶体管(gaa)，相应的，所述沟道结构为叠层结构，所述叠层结构包括牺牲层和位于所述牺牲层上的沟道层。
136.本实施例中，沟道结构201的材料为硅。其他实施例中，沟道结构的材料还可以为锗、碳化硅、砷化镓或镓化铟。
137.本实施例中，所述栅极结构为伪栅结构，为后续形成金属栅极结构提供工艺空间。
138.本实施例中，栅极结构为叠层结构。具体的，栅极结构包括栅氧化层(图中未示出)和位于栅氧化层上的栅极层(图中未示出)。
139.本实施例中，栅氧化层的材料为氧化硅；栅极层的材料为多晶硅。
140.需要说明的是，栅极结构的延伸方向横跨第一器件区i和第二器件区ii。
141.提供基底的步骤中，所述基底还包括：隔离结构203，位于沟道结构201侧部的衬底200上，隔离结构203覆盖沟道结构201的部分侧壁，隔离结构203的顶部表面低于沟道结构201的顶部表面。
142.隔离结构203用于使得各个沟道结构201之间实现电隔离。
143.本实施例中，隔离结构203的材料为介电材料。具体的，隔离结构203的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离结构203的材料包括氧化硅。
144.本实施例中，所述保护层213的材料为易于去除的材料，后续去除所述保护层213的过程中，不易对所述基底造成损伤。
145.保护层213为有机材料，具体的，包括barc材料、soc材料、odl材料、光刻胶、darc材料、duo材料和apf材料中的一种或多种。
146.需要说明的是，所述保护层213不宜过厚也不宜过薄。若所述保护层213过厚，会花费过多的工艺时间形成所述保护层213，不利于提高半导体结构的形成效率。所述保护层213是依据遮挡层刻蚀形成的，在所述保护层213露出的所述栅极结构两侧的所述沟道结构201中形成第二源漏掺杂层210的步骤中，会先在所述第二器件区ii中的所述沟道结构201中形成凹槽，所述的凹槽为第二源漏掺杂层210提供工艺空间，若所述保护层213过薄，形成的遮挡层即使存在微小套刻误差，所述遮挡层易露出部分保护层213，在以遮挡层为掩膜形成凹槽的步骤中，露出所述遮挡层的所述保护层213易被刻蚀去除，所述保护层213不能够很好的保护已形成的第二源漏掺杂层210，所述遮挡层中的第二源漏掺杂层210易被暴露，相应的，所述遮挡层中的所述第二源漏掺杂层210易受损伤，在所述保护层213露出的第二器件区ii中沟道结构201形成第二源漏掺杂层210的步骤中，露出所述保护层213的第二源漏掺杂层107上易生长多余的掺杂层，导致后形成的所述第二源漏掺杂层210与多余的掺杂层易桥接，不利于提高半导体结构的电学性能。本实施例中，所述保护层213的厚度为3纳米至5纳米。
147.所述半导体结构还包括：侧墙层209，位于所述保护层213和被所述保护层213覆盖的所述第二源漏掺杂层210之间。
148.在所述保护层213露出的第二器件区ii的所述栅极结构两侧的沟道结构101中形成第二源漏掺杂层210的过程中，侧墙层209能够使得栅极结构不易受损伤。
149.具体的，所述侧墙层209的材料包括氮化硅、氮氧化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述侧墙层209的材料包括氮化硅，氮化硅具有较高的硬度和致密度。
150.在半导体结构工作时，第一源漏掺杂层207用于为第一器件区i中的沟道提供应力，提高沟道中载流子的迁移速率。
151.本实施例中，第一器件区i用于形成nmos。在半导体结构工作时，第一源漏掺杂层207为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以改进电子的迁移速率。具体的，所述第一源漏掺杂层207的材料为掺杂n型离子的碳化硅、磷化硅或硅。具体的，所述n型离子包括p、as和sb中的一种或多种。
152.其他实施例中，第一源漏掺杂层用于作为pmos的源极和漏极。在半导体结构工作时，第一源漏掺杂层为栅极结构下方的沟道施加压缩应力(compression stress)，压缩沟
道可以改进空穴的迁移率。具体的，所述第一源漏掺杂层的材料为掺杂p型离子的锗化硅或硅。具体的，所述p型离子包括b、ga和in中的一种或多种。
153.在半导体结构工作时，第二源漏掺杂层210用于为第二器件区ii中的沟道提供应力，提高沟道中载流子的迁移速率。
154.本实施例中，第二器件区ii用于形成pmos。在半导体结构工作时，第二源漏掺杂层210为栅极结构下方的沟道施加压缩应力，压缩沟道可以改进空穴的迁移率。具体的，所述第二源漏掺杂层210的材料为掺杂p型离子的锗化硅或硅。具体的，所述p型离子包括b、ga和in中的一种或多种。
155.其他实施例中，第二器件区ii还可以用于形成nmos，在半导体结构工作时，第二源漏掺杂层为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以改进电子的迁移速率。具体的，所述第二源漏掺杂层的材料为掺杂n型离子的碳化硅、磷化硅或硅。具体的，所述n型离子包括p、as和sb中的一种或多种。
156.相应的，本发明还提供一种掩膜版。
157.所述掩膜版，用于形成半导体结构，所述半导体结构包括：基底，所述基底包括第一器件区和两个相邻的第二器件区，所述基底包括衬底、分立于所述衬底上的沟道结构，所述沟道结构的延伸方向与第一器件区和第二器件区的交界处延伸方向相同，所述基底还包括横跨所述沟道结构的栅极结构，所述栅极结构覆盖所述沟道结构的部分顶壁和部分侧壁；所述掩膜版，包括：掩膜图形，用于形成保护层，所述保护层覆盖所述第一器件区和一个第二器件区，且露出另一个所述第二器件区。
158.所述掩膜版用于形成所述保护层，所述保护层通常在第一器件区中形成第一源漏掺杂层后，且在一个第二器件区中形成第二源漏掺杂层后形成。所述保护层覆盖所述第一源漏掺杂层和一个第二源漏掺杂层，且露出未形成第二源漏掺杂层的第二器件区中沟道结构，所述保护层不具有良好的界面态，从而不具有选择性外延生长的基础，在所述保护层露出的所述第二器件区的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层的过程中，不易在保护层覆盖的区域中形成多余的掺杂层，降低了已形成的所述第二源漏掺杂层与多余的掺杂层桥接的概率。且本发明实施例中，一个第二源漏掺杂层在形成所述保护层之前形成，一个第二源漏掺杂层在形成保护层后形成，两个第二源漏掺杂层在不同步骤中形成，降低了两个第二源漏掺杂层相桥接的概率，有利于提高半导体结构的电学性能。
159.本实施例中，所述半导体结构用于形成sarm器件，sram包括上拉晶体管(pu)、下拉晶体管(pd)和传输门晶体管(pg)，所述上拉晶体管为pmos晶体管(positive channel metal oxide semiconductor)，下拉晶体管和传输门晶体管为nmos(negative channel metal oxide semiconductor)晶体管。
160.本实施例中，第一器件区为nmos器件区，下拉晶体管(pd)和传输门晶体管(pg)形成在所述第一器件区中，第二器件区为pmos器件区，上拉晶体管(pu)形成在所述第二器件区中。其他实施例中，第一器件区还可为pmos器件区，第二器件区还可为nmos器件区。
161.所述半导体结构中所述第一器件区的数量为两个，且所述第一器件区和第二器件区相邻，将所述第一器件区和第二器件区作为存储器件区，两个所述存储器件区互为中心对称，两个所述存储器件区中的所述第二器件区相邻。
162.本实施例中，两个所述第二器件区相邻，且互为中心对称。因此在所述保护层露出
的所述第二器件区的所述栅极结构两侧的所述沟道结构中形成第二源漏掺杂层的过程中，在所述第一器件区和第二器件区的交界线的延伸方向上，所述保护层中的第二源漏掺杂层和保护层露出的所述第二源漏掺杂层具有间隔，相应的所述保护层中的第二源漏掺杂层和保护层露出的第二源漏掺杂层，在所述交界线的延伸方向上，以及栅极结构的延伸方向上均不易桥接，有利于提高半导体结构的电学性能。
163.半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
164.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。