半导体存储器装置及其制造方法与流程

半导体存储器装置及其制造方法
1.相关申请的交叉引用
2.本申请要求于2019年10月11日在韩国知识产权局提交的韩国专利申请号10-2019-0126177的优先权，其全部内容通过引用并入本文。
技术领域
3.本公开涉及半导体存储器装置及其制造方法，并且更具体地涉及三维半导体存储器装置及其制造方法。


背景技术：

4.半导体存储器装置包括能够存储数据的存储器单元。
5.根据存储和维持数据的方法，半导体存储器装置可以被分类为易失性半导体存储器装置和非易失性半导体存储器装置。易失性半导体存储器装置是其中当切断电源时丢失所存储的数据的存储器装置，并且非易失性半导体存储器装置是其中即使切断电源也保持所存储的数据的存储器装置。
6.近来，随着便携式电子装置的使用增加，非易失性半导体存储器装置的使用增加，并且为了便携性和大容量，要求半导体存储器装置的高集成度和大容量。为了这样的高集成度和大容量，已提出了三维半导体存储器装置。


技术实现要素：

7.本公开的实施例提供了能够改进操作可靠性的半导体存储器装置及其制造方法。
8.根据本公开的实施例的一种半导体存储器装置可以包括第一半导体层、各自设置在第一半导体层上的单元堆叠和外围堆叠、在第一方向上延伸并且穿透单元堆叠和外围堆叠的第一缝隙结构、穿透外围堆叠并且与第一缝隙结构间隔开的穿透结构、以及穿透外围堆叠的支撑结构。支撑结构可以包括彼此间隔开的第一侧壁部分和将第一侧壁部分彼此连接的第二侧壁部分，并且穿透结构可以被设置在第一侧壁部分之间。
9.根据本公开的实施例的一种半导体存储器装置可以包括第一半导体层、各自设置在第一半导体层上的单元堆叠和外围堆叠、以及穿透外围堆叠的支撑结构。外围堆叠可以包括被支撑结构围绕的第一部分和被支撑结构与第一部分间隔开的第二部分，第一部分可以包括在垂直方向上布置的第一绝缘图案以及填充一个或多个空间的绝缘膜，每个空间在相邻第一绝缘图案对之间，并且第二部分可以包括交替堆叠的第二绝缘图案和牺牲图案。
10.根据本公开的实施例的一种半导体存储器装置可以包括第一半导体层、各自设置在第一半导体层上的单元堆叠和外围堆叠、穿透外围堆叠的穿透结构、以及穿透外围堆叠的支撑结构。外围堆叠可以包括支撑结构中的第一部分以及将第一部分和单元堆叠连接的第二部分，并且穿透结构可以穿透第一部分。
11.根据本公开的实施例的一种制造半导体存储器装置的方法可以包括：形成单元堆叠和外围堆叠；形成穿透外围堆叠的支撑结构；形成穿透第一部分的穿透缝隙；通过穿透缝
隙去除第一部分的第一牺牲图案；利用第一导电图案来填充第一空间；以及通过穿透缝隙去除第一部分的第一导电图案。外围堆叠包括设置在支撑结构中的第一部分。第一部分包括第一牺牲图案和第一绝缘图案。每个第一空间在第一部分的相邻第一绝缘图案对之间。
12.根据本公开的实施例的一种制造半导体存储器装置的方法可以包括：形成单元堆叠和外围堆叠，外围堆叠包括绝缘图案和牺牲图案；形成穿透外围堆叠的支撑结构；形成穿透单元堆叠和外围堆叠的第一缝隙；形成穿透外围堆叠的穿透缝隙；通过第一缝隙和穿透缝隙去除外围堆叠的牺牲图案；利用导电图案填充空间；以及去除由穿透缝隙暴露的导电图案。第一缝隙的一部分可以设置在支撑结构中。穿透缝隙可以设置在支撑结构中。每个空间在外围堆叠的相邻绝缘图案对之间。
13.在根据本公开的实施例的半导体存储器装置中，外围堆叠的被支撑结构围绕的一部分可以不包括导电图案。因此，可以改进根据本公开的实施例的半导体存储器装置的操作可靠性。
附图说明
14.图1a是根据本公开的实施例的半导体存储器装置的平面图。
15.图1b是沿图1a的线a-a’截取的截面图。
16.图1c是沿图1a的线b-b’截取的截面图。
17.图1d是沿图1a的线c-c’截取的截面图。
18.图2a、图3a、图4a、图5a和图6a是用于描述根据本公开的实施例的制造半导体存储器装置的方法的平面图。
19.图2b、图3b、图4b、图5b和图6b是分别沿图2a、图3a、图4a、图5a和图6a的线a-a’截取的截面图。
20.图2c、图3c、图4c、图5c和图6c是分别沿图2a、图3a、图4a、图5a和图6a的线b-b’截取的截面图。
21.图3d、图4d、图5d和图6d是分别沿图3a、图4a、图5a和图6a的线c-c’截取的截面图。
22.图7是图示根据本公开的实施例的存储器系统的配置的框图。
23.图8是图示根据本公开的实施例的计算系统的配置的框图。
具体实施方式
24.根据本说明书或本申请中所公开的概念的实施例的具体结构或功能描述被示出仅用于描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式来执行，并且该描述不限于在本说明书或本申请中描述的实施例。
25.图1a是根据本公开的实施例的半导体存储器装置的平面图。图1b是沿图1a的线a-a’截取的截面图。图1c是沿图1a的线b-b’截取的截面图。图1d是沿图1a的线c-c’截取的截面图。
26.参考图1a至图1d，根据本实施例的半导体存储器装置可以包括第一半导体层sp1。第一半导体层sp1可以具有沿由第一方向d1和第二方向d2限定的平面延伸的板的形状。例如，第一半导体层sp1可以包括多晶硅。
27.尽管未示出，但是可以在第一半导体层sp1之下设置包括外围电路结构和连接结
构的衬底。衬底可以是单晶半导体衬底。例如，衬底可以是体硅衬底、绝缘体上硅衬底、锗衬底、绝缘体上锗衬底、硅锗衬底或通过选择性外延生长方法形成的外延薄膜。
28.外围电路结构可以包括nmos晶体管、pmos晶体管、电阻器和电容器。nmos晶体管、pmos晶体管、电阻器和电容器可以用作构成行解码器、列解码器、页缓冲器电路和输入/输出电路的元件。连接结构可以包括接触插塞和电线。
29.第二半导体层sp2可以被设置在第一半导体层sp1上。第三半导体层sp3可以被设置在第二半导体层sp2上。第二半导体层sp2和第三半导体层sp3可以具有沿由第一方向d1和第二方向d2限定的平面延伸的板的形状。例如，第二半导体层sp2和第三半导体层sp3可以包括多晶硅。可以在第一半导体层sp1、第二半导体层sp2和第三半导体层sp3中的一个或多个中掺杂杂质。
30.外围堆叠pe可以被设置在第三半导体层sp3上。外围堆叠pe可以包括在垂直方向(即，第三方向d3)上堆叠的多个层。单元堆叠ce可以被设置在第三半导体层sp3上。单元堆叠ce可以包括在垂直方向上堆叠的多个层。外围堆叠pe和单元堆叠ce可以彼此连接。稍后将更详细地描述外围堆叠pe和单元堆叠ce。
31.可以设置穿透单元堆叠ce和外围堆叠pe的第一缝隙结构ss1。第一缝隙结构ss1可以进一步穿透第二半导体层sp2和第三半导体层sp3。第一缝隙结构ss1可以在第一方向d1上延伸。第一缝隙结构ss1可以包括导电材料。例如，第一缝隙结构ss1可以包括多晶硅或钨或两者。例如，当第一缝隙结构ss1包括多晶硅和钨时，第一缝隙结构ss1的下部可以包括多晶硅，并且第一缝隙结构ss1的上部可以包括钨。
32.可以设置穿透单元堆叠ce和外围堆叠pe的第二缝隙结构ss2。第二缝隙结构ss2可以进一步穿透第二半导体层sp2和第三半导体层sp3。第二缝隙结构ss2可以在第一方向d1上延伸。相邻的成对第二缝隙结构ss2可以在第二方向d2上彼此间隔开，其中第一缝隙结构ss1介于它们之间。例如，成对的第二缝隙结构ss2中的第一结构可以在第二方向d2上与第一缝隙结构ss1间隔开第一距离，并且成对的第二缝隙结构ss2中的第二结构可以在第二方向d2上与第一缝隙结构ss1间隔开第二距离，第一距离基本上等于第二距离。第一缝隙结构ss1和每个第二缝隙结构ss2可以在第二方向d2上彼此间隔开。第二缝隙结构ss2可以包括绝缘材料。例如，第二缝隙结构ss2可以包括氧化硅。
33.可以设置穿透单元堆叠ce的沟道结构cs。沟道结构cs可以被设置在第一缝隙结构ss1和第二缝隙结构ss2之间。沟道结构cs可以关于第一缝隙结构ss1对称地布置。例如，在第一缝隙结构ss1与第二缝隙结构ss2中的第一结构之间的第一组沟道结构cs以及在第一缝隙结构ss1与第二缝隙结构ss2中的第二结构之间的第二组沟道结构cs关于第一缝隙结构ss1对称地布置。每个沟道结构cs可以包括穿透单元堆叠ce的沟道膜和包围沟道膜的存储器膜。例如，沟道膜可以包括多晶硅。杂质可以被掺杂在沟道膜中。存储器膜可以包括包围沟道膜的隧道膜、包围隧道膜的存储膜、以及包围存储膜的阻挡膜。隧道膜可以包括能够电荷隧穿的绝缘材料。存储膜可以包括电荷可以被捕获的材料。例如，存储膜可以包括氮化物、硅、相变材料和纳米点中的一个或多个。阻挡膜可以包括能够阻挡电荷转移的绝缘材料。
34.可以设置穿透外围堆叠pe的支撑柱子pc。支撑柱子pc可以进一步穿透第二半导体层sp2和第三半导体层sp3。支撑柱子pc可以彼此间隔开。一些支撑柱子pc可以被布置在第
一缝隙结构ss1和第二缝隙结构ss2之间。在第一缝隙结构ss1和第二缝隙结构ss2之间布置的支撑柱子pc可以关于第一缝隙结构ss1对称地布置。例如，在第一缝隙结构ss1和第二缝隙结构ss2中的第一结构之间的第一组支撑柱子pc以及在第一缝隙结构ss1和第二缝隙结构ss2中的第二结构之间的第二组支撑柱子pc关于第一缝隙结构ss1对称地布置。支撑柱子pc可以支撑外围堆叠pe的多个层。例如，支撑柱子pc可以包括氧化硅。
35.可以设置穿透外围堆叠pe的支撑结构ps。支撑结构ps可以穿透第二半导体层sp2和第三半导体层sp3。支撑结构ps可以被支撑柱子pc包围。例如，支撑结构ps可以包括氧化硅。
36.支撑结构ps可以包括各自在第一方向d1上延伸的第一侧壁部分ps1以及各自在第二方向d2上延伸的一个或多个第二侧壁部分ps2。例如，支撑结构ps可以包括一对第一侧壁部分ps1和单个第二侧壁部分ps2。第一侧壁部分ps1可以在第二方向d2上彼此间隔开。第二侧壁部分ps2可以将第一侧壁部分ps1彼此连接。第二侧壁部分ps2可以连接至第一侧壁部分ps1中的每一个的端部。第一缝隙结构ss1的一部分可以被布置在第一侧壁部分ps1之间。换言之，第一缝隙结构ss1的一部分可以被布置在支撑结构ps中。
37.第一侧壁部分ps1可以在第一方向d1上与第二缝隙结构ss2间隔开。第一侧壁部分ps1可以在第二方向d2上与第二缝隙结构ss2间隔开。第一侧壁部分ps1可以在第二方向d2上与第一缝隙结构ss1间隔开。第二侧壁部分ps2可以在第一方向d1上与第一缝隙结构ss1间隔开。支撑结构ps和第一缝隙结构ss1之间的最短距离可以小于支撑结构ps和第二缝隙结构ss2之间的最短距离。
38.外围堆叠pe可以包括第一部分pe1、第二部分pe2和第三部分pe3。在根据图1a的平面图中，第一部分pe1、第二部分pe2和第三部分pe3可以彼此区分。第三部分pe3可以连接到单元堆叠ce，并且第一部分pe1和第二部分pe2可以与单元堆叠ce间隔开。
39.第一部分pe1可以被支撑结构ps包围。换言之，第一部分pe1可以被布置在支撑结构ps中。第一部分pe1可以被布置在支撑结构ps的第一侧壁部分ps1之间。第一部分pe1可以与支撑结构ps的内侧壁ps_is接触。第一缝隙结构ss1的一部分可以穿透第一部分pe1。
40.第二部分pe2可以与第一部分pe1间隔开，其中支撑结构ps在其之间。第二部分pe2可以与支撑结构ps的外侧壁ps_os接触。支撑结构ps可以在第一部分pe1和第二部分pe2之间穿透。第一缝隙结构ss1可以不穿透第二部分pe2。
41.第三部分pe3可以将第一部分pe1和第二部分pe2彼此连接。第三部分pe3的一部分可以被布置在支撑结构ps的第一侧壁部分ps1之间。第三部分pe3可以与支撑结构ps的内侧壁ps_is和外侧壁ps_os接触。第一缝隙结构ss1可以穿透第三部分pe3。第二缝隙结构ss2可以穿透第三部分pe3。第二缝隙结构ss2可以不穿透第一部分pe1和第二部分pe2。换言之，每个第二缝隙结构ss2的端部可以被布置在第三部分pe3中。
42.在第一部分pe1和第三部分pe3之间的第一边界bo1可以连接到支撑结构ps的内侧壁ps_is。第一部分pe1和第三部分pe3之间的边界bo1可以进一步连接到第一缝隙结构ss1。第二部分pe2和第三部分pe3之间的边界bo2可以连接到支撑结构ps的外侧壁ps_os。
43.第一部分pe1可以包括第一绝缘图案ip1，第二部分pe2可以包括第二绝缘图案ip2，第三部分pe3可以包括第三绝缘图案ip3，并且单元堆叠ce可以包括第四绝缘图案(未示出)。第一绝缘图案至第三绝缘图案ip1、ip2和ip3以及布置在相同层级(即，相同高度的
层)上的第四绝缘图案可以一体地形成，以形成一个绝缘图案。即，一个绝缘图案的每个部分可以是第一绝缘图案至第三绝缘图案ip1、ip2和ip3以及第四绝缘图案。然而，为了便于描述，将单独描述第一绝缘图案至第三绝缘图案ip1、ip2和ip3和第四绝缘图案。例如，第一绝缘图案至第三绝缘图案ip1、ip2和ip3以及第四绝缘图案可以包括氧化硅。
44.第一部分pe1的第一绝缘图案ip1可以被排列在特定方向(例如，相对于图1b的取向垂直的方向)。第一绝缘图案ip1可以在第三方向d3上彼此间隔开。
45.第二部分pe2可以进一步包括牺牲图案fp。第二部分pe2的第二绝缘图案ip2和牺牲图案fp可以交替地堆叠。例如，牺牲图案fp可以包括氮化硅。
46.第三部分pe3可以进一步包括导电图案cp。第三部分pe3的第三绝缘图案ip3和导电图案cp可以交替地堆叠。导电图案cp可以包括栅极导电膜。例如，栅极导电膜可以包括掺杂的硅膜、金属硅化物膜、钨、镍和钴中的一个或多个，并且可以用作连接到存储器单元的字线或连接到选择晶体管的选择线。导电图案cp可以进一步包括包围栅极导电膜的栅极阻挡膜。例如，栅极阻挡膜可以包括氮化钛或氮化钽或两者。
47.单元堆叠ce可以进一步包括导电图案(未示出)。单元堆叠ce的第四绝缘图案和导电图案可以交替地堆叠。单元堆叠ce的导电图案可以与外围堆叠pe的第三部分pe3的导电图案cp一体地形成，以形成一个导电图案。
48.可以设置穿透外围堆叠pe的第一部分pe1的穿透结构ns。穿透结构ns可以穿透第二半导体层sp2和第三半导体层sp3。穿透结构ns可以在第一方向d1上与第一缝隙结构ss1间隔开。穿透结构ns可以被布置在支撑结构ps的第二侧壁部分ps2和第一缝隙结构ss1之间。穿透结构ns可以被布置在支撑结构ps的第一侧壁部分ps1之间。穿透结构ns可以在第二方向d2上与支撑结构ps的第一侧壁部分ps1间隔开。穿透结构ns可以被支撑结构ps包围。穿透结构ns的四个侧壁中的三个可以面对支撑结构ps的内侧壁ps_is。
49.穿透结构ns可以与支撑结构ps的第二侧壁部分ps2间隔开。穿透结构ns与支撑结构ps的第二侧壁部分ps2间隔开的距离可以小于第一缝隙结构ss1与支撑结构ps的第二侧壁部分ps2间隔开的距离。穿透结构ns可以包括导电材料。例如，穿透结构ns可以包括多晶硅或钨或两者。例如，穿透结构ns的下部可以包括多晶硅，并且穿透结构ns的上部可以包括钨。
50.支撑柱子pc可以被布置在穿透结构ns和第一缝隙结构ss1之间。在穿透结构ns与第一缝隙结构ss1之间布置的支撑柱子pc可以被定义为第一支撑柱子pc1。第一支撑柱子pc1可以被布置在支撑结构ps的第一侧壁部分ps1之间。第一支撑柱子pc1可以穿透外围堆叠件pe的第一部分pe1。
51.可以设置在第一方向d1上延伸的栅极分离膜gdl。栅极分离膜gdl可以穿透单元堆叠ce和外围堆叠pe。栅极分离膜gdl可以使得单元堆叠ce的导电图案的各部分彼此间隔开。栅极分离膜gdl可以穿透沟道结构cs的上部。栅极分离膜gdl可以进一步穿透支撑柱子pc的上部。例如，栅极分离膜gdl可以包括氧化硅。
52.可以设置覆盖外围堆叠pe的第一绝缘膜110和第二绝缘膜120。第一绝缘膜110可以填充在第一缝隙结构ss1和外围堆叠pe的第一部分pe1之间、以及第一缝隙结构ss1和外围堆叠pe的第三部分pe3之间。第一绝缘膜110可以覆盖外围堆叠pe的第一部分pe1的上表面的一部分、第二部分pe2的上表面的一部分以及第三部分pe3的基本上全部上表面。
53.第二绝缘膜120可以填充在外围堆叠pe的第一部分pe1的第一绝缘图案ipl之间。例如，第二绝缘膜120可以填充一个或多个空间，每个空间在外围堆叠pe的第一部分pe1的相邻成对的第一绝缘图案ip1之间。第二绝缘膜120可以填充在穿透结构ns与外围堆叠pe的第一部分pe1之间、第一缝隙结构ss1与外围堆叠pe的第一部分pe1之间以及第一缝隙结构ss1与外围堆叠pe的第三部分pe3之间。第二绝缘膜120可以覆盖外围堆叠pe和第一绝缘膜110。第一绝缘膜110的平均厚度可以比第二绝缘膜120的平均厚度薄。例如，第一绝缘膜110和第二绝缘膜120可以包括氧化硅。
54.根据图1a至图1d中所示的实施例的半导体存储器装置包括支撑结构ps和被支撑结构ps包围的穿透结构ns。因此，外围堆叠pe的被支撑结构ps包围的第一部分pe1可以不包括导电图案。因此，可以改进半导体存储器装置的操作可靠性。
55.图2a、图3a、图4a、图5a和图6a是用于描述根据本公开的实施例的制造半导体存储器装置的方法的平面图。图2b、图3b、图4b、图5b和图6b是分别沿图2a、图3a、图4a、图5a和图6a的线a-a’截取的截面图。图2c、图3c、图4c、图5c和图6c分别是沿图2a、图3a、图4a、图5a和图6a的线b-b’截取的截面图。图3d、图4d、图5d和图6d是分别沿图3a、图4a、图5a和图6a的线c-c’截取的截面图。
56.为了描述的简洁，相同的附图标记被用于参考图1a至图1d描述的部件，并且将省略重复的描述。
57.参考图2a、图2b和图2c，第二半导体层sp2可以形成在第一半导体层sp1上，并且第三半导体层sp3可以形成在第二半导体层sp2上。外围堆叠pe、单元堆叠ce、沟道结构cs、支撑柱子pc和支撑结构ps可以在形成第三半导体层sp3之后形成。
58.在将绝缘层和牺牲层交替堆叠在第三半导体层sp3上之后，形成穿透绝缘层和牺牲层的孔，以形成单元堆叠ce和外围堆叠pe，外围堆叠pe包括绝缘图案ip和牺牲图案fp。孔可以形成为进一步穿透第三半导体层sp3和第二半导体层sp2。随后，可以形成填充在孔中的沟道结构cs、支撑柱子pc和支撑结构ps。
59.可以形成穿透单元堆叠ce和外围堆叠pe的栅极分离膜gdl。形成栅极分离膜gdl可以包括：对单元堆叠ce、外围堆叠pe、沟道结构cs和支撑柱子pc中的每一个的上部进行图案化，以形成各自在第一方向d1上延伸的沟槽，并且利用氧化物来填充沟槽。
60.参考图3a、图3b、图3c和图3d，可以形成第一缝隙sl1、第二缝隙sl2和一个或多个穿透缝隙nl。第一缝隙sl1和第二缝隙sl2各自可以在第一方向d1上延伸。第一缝隙sl1和第二缝隙sl2各自可以穿透单元堆叠ce和外围堆叠pe。穿透缝隙nl可以穿透外围堆叠pe。第一缝隙sl1和第二缝隙sl2以及穿透缝隙nl各自可以进一步穿透第二半导体层sp2和第三半导体层sp3。
61.穿透缝隙nl和第一缝隙sl1的一部分可以被布置在支撑结构ps的第一侧壁部分ps1之间。第一缝隙sl1可以在第二方向d2上与支撑结构ps的第一侧壁部分ps1间隔开。穿透缝隙nl可以在第二方向d2上与支撑结构ps的第一侧壁部分ps1间隔开。第一缝隙sl1和穿透缝隙nl可以在第一方向d1上彼此间隔开，其中第一支撑柱子pc1介于其之间。第二缝隙sl2和支撑结构ps可以在第一方向d1上彼此间隔开。第二缝隙sl2和支撑结构ps可以在第二方向d2上彼此间隔开。第二缝隙sl2可以在第二方向d2上彼此间隔开，其中第一缝隙sl1介于其之间。第一缝隙sl1和第二缝隙sl2可以在第二方向d2上彼此间隔开。第二缝隙sl2和支撑
结构ps之间的最短距离可以大于第一缝隙sl1和支撑结构ps之间的最短距离。在形成第一缝隙sl1和第二缝隙sl2以及穿透缝隙nl时，绝缘图案ip和牺牲图案fp的侧壁可以被暴露。
62.可以选择性地蚀刻由第一缝隙sl1、第二缝隙sl2和穿透缝隙nl暴露的牺牲图案fp。因此，可以去除每个牺牲图案fp的各部分，所述各部分与第一缝隙sl1、第二缝隙sl2和穿透缝隙nl相邻。
63.在外围堆叠pe中，牺牲图案fp未被去除的部分可以被定义为第二部分pe2。第二部分pe2可以包括交替堆叠的第二绝缘图案ip2和牺牲图案fp。
64.在外围堆叠pe中，通过第一缝隙sl1和穿透缝隙nl去除牺牲图案fp的部分可以被定义为第一部分pe1。第一部分pe1可以包括在第三方向d3上彼此间隔开的第一绝缘图案ip1。在第一绝缘图案ip1之间可以形成空的空间。
65.在外围堆叠pe中，通过第一缝隙sll和第二缝隙sl2去除牺牲图案fp的部分可以被定义为第三部分pe3。第三部分pe3可以包括在第三方向d3上彼此间隔开的第三绝缘图案ip3。在第三绝缘图案ip3之间可以形成空的空间。
66.参考图4a、图4b、图4c和图4d，可以在外围堆叠pe的第一部分pe1的第一绝缘图案ip1之间以及第三部分pe3的第三绝缘图案ip3之间填充导电图案cp。例如，导电图案cp包括第一导电图案和第二导电图案，第一导电图案cp可以分别填充第一空间，第一空间中的每一个在第一部分pe1的相邻成对的第一绝缘图案ip1之间，并且第二导电图案cp可以分别填充第二空间，第二空间中的每一个在第三部分pe3的相邻成对的第三绝缘图案ip3之间。导电图案cp的侧壁可以通过第一缝隙sl1和第二缝隙sl2以及穿透缝隙nl被暴露。
67.参考图5a、图5b、图5c和图5d，第一绝缘膜110可以形成在外围堆叠pe上。第一绝缘膜110可以覆盖由第一缝隙sl1和第二缝隙sl2以及穿透缝隙nl暴露的第一半导体层sp1的上表面、第二半导体层sp2和第三半导体层sp3的侧壁、第一绝缘图案ip1、第二绝缘图案ip2和第三绝缘图案ip3的侧壁以及导电图案cp的侧壁。
68.掩模图案mp可以形成在第一绝缘膜110上。形成掩模图案mp可以包括在第一绝缘膜110上形成掩模层，以及将掩模层图案化。掩模图案mp可以完全填充第一缝隙sl1和第二缝隙sl2。掩模图案mp可以暴露穿透缝隙nl。可以通过掩模图案mp进一步覆盖第一绝缘膜110的与第一缝隙sl1和第二缝隙sl2相邻的部分。可以通过掩模图案mp暴露第一绝缘膜110的与穿透缝隙nl相邻的部分。
69.参考图6a、图6b、图6c和图6d，可以使用掩模图案mp作为蚀刻掩模来蚀刻第一绝缘膜110。例如，当在图5a的平面图中观察时未被掩模图案mp覆盖的第一绝缘膜110的部分被蚀刻。结果，外围堆叠pe的第一部分pe1的第一绝缘图案ip1和导电图案cp的侧壁可以再次被穿透缝隙nl暴露。随后，可以去除掩模图案mp。
70.经暴露的外围堆叠pe的第一部分pe1的导电图案cp可以被选择性地去除。可以在外围堆叠pe的第一部分pe1的第一绝缘图案ip1之间再次形成空的空间。
71.返回参考图1a至图1d，第二绝缘膜120可以形成在外围堆叠pe上。第二绝缘膜120可以填充在外围堆叠pe的第一部分pe1的第一绝缘图案ip1之间。第二绝缘膜120可以填充在穿透缝隙nl的一部分中。第二绝缘膜120可以填充在第一缝隙sl1和第二缝隙sl2的一部分中。
72.第一缝隙sl1可以被第一缝隙结构ss1完全填充，穿透缝隙nl可以被穿透结构ns完
全填充，并且第二缝隙sl2可以被第二缝隙结构ss2完全填充。例如，第一缝隙sl1的其余部分可以基本上完全填充有一个或多个导电材料以形成第一缝隙结构ss1，穿透缝隙nl的其余部分可以基本上完全填充有一个或多个导电材料以形成穿透结构ns，并且第二缝隙sl2的其余部分可以基本上完全填充有绝缘材料。
73.图7是图示根据本公开的实施例的存储器系统的配置的框图。
74.参考图7，根据本公开的实施例的存储器系统1100包括存储器装置1120和存储器控制器1110。
75.存储器装置1120可以包括参考图1a至图1d描述的结构。存储器装置1120可以是由多个闪存芯片配置的多芯片封装件。
76.存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错码电路(ecc)1114和存储器接口1115。sram1111用作cpu 1112的操作存储器，cpu 1112执行用于存储器控制器1110的数据交换的所有控制操作，并且主机接口1113包括与存储器系统1100连接的主机的数据交换协议。另外，ecc电路1114检测并纠正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115执行与存储器装置1120的对接。另外，存储器控制器1110还可以包括存储用于与主机接口进行对接的代码数据的只读存储器(rom)。
77.上述存储器系统1100可以是存储器卡或固态驱动器(ssd)，存储器装置1120和存储器控制器1110与存储器卡或固态驱动器(ssd)进行组合。例如，当存储器系统1100是ssd时，存储器控制器1110可以通过各种接口协议(例如，通用串行总线(usb)、多媒体卡(mmc)、外围部件互连高速(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机小型接口(scsi)、增强型小型磁盘接口(esdi)以及集成驱动电子装置(ide))中的至少一个来与外部(例如，主机)通信。
78.图8是图示根据本公开的实施例的计算系统的配置的框图。
79.参考图8，根据本公开的实施例的计算系统1200可以包括电连接到系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用程序芯片组、相机图像处理器(cis)、移动dram等。
80.存储器系统1210可以由如参考图7描述的存储器装置1212和存储器控制器1211来配置。