三维存储器结构及其制备方法与流程

本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。

背景技术：

在将两片芯片键合在一起的三维存储器架构中，可在一片晶圆上独立加工负责数据i/o及记忆单元操作的外围电路，这样的加工方式有利于选择合适的先进逻辑工艺，以让nand获取更高的i/o接口速度及更多的操作功能；而存储单元同样也将在另一片晶圆上被独立加工。当两片晶圆各自完工后，可通过金属via(verticalinterconnectaccesses，垂直互联通道)将二者键合接通电路以形成最终的三维存储器产品。

在上述三维存储器架构的存储阵列芯片中，台阶的引入目的是将不同的栅极层通过形成于台阶上的字线连接柱引出，而台阶区域中台阶的形成是自栅极堆叠结构的远离衬底的一侧对栅极堆叠结构进行蚀刻形成的，台阶区域中的各级台阶的台面朝向外围电路芯片。随着三维存储器集成程度越来越高，三维存储器已经从32层发展到64层，甚至更高的层数，随着层数的增加，台阶区域所占的面积会越来越大，而核心区域的面积会越来越小，这限制了三维存储器的存储密度的提高。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决三维存储器的台阶区域占用面积大、存储容量较低的技术问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器结构，所述三维存储器结构包括：

外围电路芯片；

存储阵列芯片，与所述外围电路芯片键合，所述存储阵列芯片包括栅极堆叠结构，所述栅极堆叠结构具有核心区域和台阶区域，所述栅极堆叠结构包括靠近所述外围电路芯片的第一栅极堆叠结构和远离所述外围电路芯片的第二栅极堆叠结构；

第一多级台阶结构，形成于所述第一栅极堆叠结构的台阶区域中，所述第一多级台阶结构的台面朝向所述外围电路芯片；

第二多级台阶结构，形成于所述第二栅极堆叠结构的台阶区域中，所述第二多级台阶结构的台面背离所述外围电路芯片。

在一可选实施例中，所述存储阵列芯片还包括形成于所述栅极堆叠结构上的第一互连层，所述外围电路芯片包括第二互连层，所述外围电路芯片通过所述第二互连层的键合触点与所述存储阵列芯片的所述第一互连层的键合触点进行键合。

在一可选实施例中，所述存储阵列芯片还包括半导体材料层，所述半导体层设置于所述栅极堆叠结构的远离所述外围电路芯片的表面上。

在一可选实施例中，所述半导体材料层的材料包括多晶硅。

在一可选实施例中，所述栅极堆叠结构核心区域中设置有垂直沟道结构，所述垂直沟道结构贯穿所述栅极堆叠结构并延伸进入所述半导体材料层中，所述垂直沟道结构包括沿径向由外向内依次设置的功能侧壁层和沟道层。

在一可选实施例中，所述存储阵列芯片还包括隔离保护层，形成于所述半导体材料层上。

在一可选实施例中，所述存储阵列芯片还包括栅线间隙填充层，所述栅线间隙填充层贯穿所述栅极叠层结构。

在一可选实施例中，所述栅线间隙填充层的材料包括氮化硅或氧化硅。

在一可选实施例中，所述三维存储器结构还包括形成于所述第一多级台阶结构的各级第一台阶上的若干第一字线连接柱。

在一可选实施例中，所述三维存储器结构还包括形成于所述第二多级台阶结构的各级第二台阶上的若干第二字线连接柱。

为实现上述目的及其他相关目的，本发明提供一种三维存储器结构制备方法，所述制备方法包括：

制备存储阵列芯片，包括：于所述半导体衬底上形成栅极堆叠结构，所述栅极堆叠结构具有核心区域和台阶区域，所述栅极堆叠结构包括靠近所述半导体衬底的第一栅极堆叠结构和远离所述半导体衬底的第二栅极堆叠结构；于所述第一栅极堆叠结构的台阶区域中形成第一多级台阶结构，所述第一多级台阶结构的台面朝向所述外围电路芯片；

于所述存储阵列芯片的远离所述半导体衬底的一侧设置外围电路芯片；

自远离所述外围电路芯片的一侧，于所述第二栅极堆叠结构的台阶区域中形成第二多级台阶结构，所述第二多级台阶结构的台面背离所述外围电路芯片。

在一可选实施例中，

所述外围电路芯片包括第二互连层；

所述制备存储阵列芯片的步骤中还包括于所述栅极堆叠结构与所述外围电路芯片之间形成第一互连层的步骤；

于所述存储阵列芯片的远离半导体衬底的一侧设置外围电路芯片的步骤包括中，所述外围电路芯片通过所述第二互连层的键合触点与所述存储阵列芯片的所述第一互连层的键合触点进行键合。

在一可选实施例中，于所述半导体衬底上形成栅极堆叠结构的步骤中，所述栅极堆叠结构和所述半导体衬底之间还形成有半导体材料层。

在一可选实施例中，所述半导体材料层的材料包括多晶硅。

在一可选实施例中，所述制备存储阵列芯片的步骤中还包括，于所述栅极堆叠结构核心区域中设置垂直沟道结构的步骤，所述垂直沟道结构贯穿所述栅极堆叠结构并延伸进入所述半导体材料层中，所述垂直沟道结构包括沿径向由外向内依次设置的功能侧壁层和沟道层。

在一可选实施例中，所述栅极堆叠结构与所述半导体衬底之间还形成有减薄停止层，于所述第二栅极堆叠结构的台阶区域中形成第二多级台阶结构的步骤包括：

去除所述半导体衬底，以显露出所述减薄停止层；

于所述第二栅极堆叠结构中形成第二多级台阶结构。

在一可选实施例中，所述制备存储阵列芯片的步骤中，还包括形成栅极间隙填充层的步骤，所述栅线间隙填充层贯穿所述栅极叠层结构。

在一可选实施例中，所述栅线间隙填充层的材料包括氮化硅或氧化硅。

在一可选实施例中，所述制备存储阵列芯片的步骤中，还包括于所述第一多级台阶结构的各级第一台阶上形成第一字线连接柱的步骤。

在一可选实施例中，所述三维存储器结构制备方法还包括，于所述第二多级台阶结构的各级第二台阶上的形成第二字线连接柱的步骤。

在本发明中，在将两片芯片(外围电路芯片和存储阵列芯片)键合在一起的三维存储器架构中，通过在存储阵列芯片的正面(靠近外围电路芯片一侧)和背面(远离外围电路芯片的一侧)分别进行部分台阶的形成，设置于所述存储阵列芯片正面的部分台阶用于靠近外围电路芯片一侧的栅极层的引出，而设置于所述存储阵列芯片背面的部分台阶用于远离外围电路芯片一侧的栅极层的引出，从而可有效减小三维存储器结构中台阶区域所占面积，提高存储密度。

附图说明

图1显示为本发明的三维存储器结构的制备流程图。

图2显示为本发明的三维存储器结构的制备流程中于存储阵列芯片的远离外围电路芯片的一侧形成图案化光阻层的截面示意图。

图3显示为本发明的三维存储器结构的制备流程中基于所述图案化光阻层向下蚀刻的截面示意图。

图4显示为本发明的三维存储器结构的制备流程中于第二栅极堆叠结构的台阶区域中形成第二多级台阶的截面示意图。

图5显示为本发明的三维存储器结构的制备流程中于所述第二多级台阶中形成第二台阶覆盖层的截面示意图。

图6显示为本发明的三维存储器结构的制备流程中于覆盖有第二台阶覆盖层的所述第二多级台阶的各台阶上形成第二字线连接柱的截面示意图。

图7显示为本发明的三维存储器结构的制备流程中于去除减薄停止层的截面示意图。

元件标号说明

100外围电路芯片

110第二半导体衬底

120外围电路介质层

130第二互连层

131外围互连线

132外围通孔互连

133第二键合触点

134第二氮化硅层

200存储阵列芯片

210减薄停止层

220隔离保护层

230半导体材料层

240栅极堆叠结构

240a第二栅极堆叠结构

240b第一栅极堆叠结构

241栅极层

242层间介质层

250第一互连层

251第一互连线

252第一通孔互连

253第二互连线

254第二通孔互连

255第一键合触点

256第一氮化硅层

260垂直沟道结构

270栅线间隙填充层

280a第二字线连接柱

280b第一字线连接柱

280c外围焊盘连接柱

290a第一台阶覆盖层

290b第二台阶覆盖层

300图案化光阻层

310第一开口

400第二开口

500阶梯槽

s10～s30步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。

在x-tacking三维存储器架构中，三维存储器由存储阵列芯片和外围电路芯片相互键合形成。在存储阵列芯片中，需要自栅极堆叠结构的远离衬底的一侧对栅极堆叠结构进行蚀刻以于栅极堆叠结构的台阶区域中形成多级台阶，并于各级台阶上形成于对应栅极层电连接的字线连接柱以实现栅极堆叠结构中各栅极层的引出的目的。随着三维存储器集成程度越来越高，三维存储器已经从32层发展到64层，甚至更高的层数，随着层数的增加，台阶区域所占的面积会越来越大，而核心区域的面积会越来越小，这限制了三维存储器的存储密度的提高。

基于此，本发明的实施例提供一种三维存储器结构及其制备方法，通过在存储阵列芯片的正面(靠近外围电路芯片一侧)和背面(远离外围电路芯片的一侧)各进行部分台阶的形成，设置于所述存储阵列芯片正面的部分台阶用于靠近外围电路芯片一侧的栅极层的引出，而设置于所述存储阵列芯片背面的部分台阶用于远离外围电路芯片一侧的栅极层的引出，从而可有效减小三维存储器结构中台阶区域所占面积，提高存储密度。

实施例一

请参阅图1，本实施例介绍一种三维存储器结构的制备方法，所述三维存储器结构采用x-tacking三维存储器架构，由相互键合的存储阵列芯片200和外围电路芯片100组成。请参阅图1，所述制备方法包括：

步骤s10、制备存储阵列芯片200，包括：于所述半导体衬底上依次形成减薄停止层210和栅极堆叠结构240，所述栅极堆叠结构240具有核心区域和台阶区域，所述栅极堆叠结构240包括靠近所述半导体衬底的第一栅极堆叠结构240b和远离所述半导体衬底的第二栅极堆叠结构240a；于所述第一栅极堆叠结构240b的台阶区域中形成第一多级台阶结构；

步骤s20、于所述存储阵列芯片200的远离所述半导体衬底的一侧设置外围电路芯片100；

步骤s30、自远离所述外围电路芯片100的一侧，于所述第二栅极堆叠结构240a的台阶区域中形成第二多级台阶结构，所述第二多级台阶结构的台面背离所述外围电路芯片100。

下面将结合各步骤对应的示意图详细说明本实施例的三维存储器结构的制备方法。

请参阅图2，执行步骤s10，提供一第一半导体衬底(未图示)，并于所述半导体衬底上形成减薄停止层210。所述第一半导体衬底例如可以采用硅衬底，锗(ge)衬底、锗化硅(sige)衬底、soi(silicon-on-insulator，绝缘体上硅)衬底或goi(germanium-on-insulator，绝缘体上锗)衬底等等，譬如硅衬底。所述减薄停止层210的材料例如可以是氮化硅(当然也可以是其他合适的材质)，通过在第一半导体衬底上沉积氮化硅作为后续利用化学机械平坦化工艺(cmp)去除第一半导体衬底的减薄停止层210(stoplayer)，以将第一半导体衬底完全去除，通过设置氮化硅材质的减薄停止层210可以极大改善化学机械平坦化工艺去除存储阵列芯片200背部第一半导体衬底的工艺窗口(processwindow)。

请参阅图2，继续执行步骤s10，于所述减薄停止层210上依次形成隔离保护层220、半导体材料层230和栅极堆叠结构240。所述隔离保护层220的材料例如可以是二氧化硅，氮化硅或氮氧化硅的一种，譬如二氧化硅，所述半导体材料层230的材料例如可以是多晶硅。所述栅极堆叠结构240具有核心区域和位于核心区一侧(也可以是周侧)台阶区域，所述核心区域用于形成数据存储的垂直沟道结构260，所述台阶区域中用于将对应的栅极层241通过字线连接柱引出。所述栅极堆叠结构240包括交替叠置的层间介质层242和栅极层241，相邻的层间介质层242和栅极层241构成一叠层对，所述栅极堆叠结构240可包括两个部分，分别是靠近所述第一半导体衬底的第一栅极堆叠结构240b和远离所述第一半导体衬底的第二栅极堆叠结构240a；所述第一栅极堆叠结构240b和所述第二栅极堆叠结构240a分别包括多个层级对。作为示例，所述栅极堆叠结构240中，所述栅极层241的层数可以包括32层、64层、96层或128层等等，具体的，所述栅极堆叠结构240内所述层间介质层242和栅极层241的层数可以根据实际需要进行设定，此处不做限定；所述栅极层241采用导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、掺杂多晶si(多晶硅)、掺杂单晶si、硅化物中的任意一种或其任意组合，譬如钨(w)；所述层间介质层242的材料可以包括但不仅限于氧化硅(sio2)层。可以采用包括但限于物理气相沉积(physicalvapordeposition,pvd)工艺、化学气相沉积(chemicalvapordeposition，cvd)工艺或原子层沉积(atomiclayerdeposition，ald)工艺形成所述层间介质层242和栅极层241。

请参阅图2，继续执行步骤s10，于所述第一栅极堆叠结构240b的台阶区域中形成第一多级台阶结构，包括多级第一台阶，每级所述第一台阶包括所述第一栅极堆叠结构240b的至少一个所述叠层对，每级所述第一台阶的顶面显露出对应的所述叠层对的所述栅极层241或层间介质层242的表面。具体地，例如可通过使用图案化掩膜(未示出)对所述第一栅极堆叠结构240b进行重复的蚀刻-修剪工艺而于所述台阶区域中形成若干第一台阶，每级所述第一台阶的顶面显露出对应的所述层间介质层242或栅极层241的端部表面，所述图案化掩膜可以包括光致抗蚀剂或者基于碳的聚合物材料，所述图案化掩模可以在形成台阶之后被去除。在本实施例中，每级所述第一台阶至少包括一个叠层对，图2只示出了每级第一台阶包含一个叠层对的情形。在图2中只示出了包含4级第一台阶的情形，可以理解的是，所述第一台阶的级数可以根据需要来调整。

请参阅图2，继续执行步骤s10，于所述第一栅极堆叠结构240b的台阶区域中形成第一多级台阶结构后，于形成有所述第一多级台阶结构的台阶区域中填充第一台阶覆盖层290a，其材料例如可以是二氧化硅、氮化硅或氮氧化硅中的一种，譬如二氧化硅；通过光刻和蚀刻工艺向下蚀刻所述第一台阶覆盖层290a，以于所述台阶区域的第一台阶覆盖层290a中形成若干第一接触孔，所述第一接触孔显露出对应第一台阶中的栅极层241；于所述第一接触孔中填充导电材料以形成第一字线连接柱280b，所述第一字线连接柱280b与对应的栅极层241连接，从而实现栅极层241的引出；所述第一字线连接柱280b的材料例如可以采用导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、掺杂多晶si(多晶硅)、掺杂单晶si、硅化物中的任意一种或其任意组合，譬如钨(w)。

需要说明的是，请参阅图2，在进行最底部的第一台阶蚀刻时，例如可以直接继续向下蚀刻所述第二栅极堆叠结构240a直至暴露出所述半导体材料层230表面，从而可以完全去除位于最底部的第一台阶左侧区域的栅极层241，以在所述第二栅极堆叠结构240a的远离核心区域的区域(图2中的左侧区域的未设置栅极层241的区域)形成填充沟槽，该填充沟槽会在后续于第一多级台阶结构的表面覆盖第一台阶覆盖层290a时被同时填充。这样可以在所述台阶区域的第二台阶覆盖层290b中形成若干第一接触孔时，还可以同时于该栅极堆叠结构240的最左侧区域中形成焊盘接触孔，该焊盘接触孔依次贯穿所述栅极堆叠结构240、所述半导体材料层230及所述隔离保护层220，从而在形成所述第一字线连接柱280b时，也与所述焊盘接触孔中形成外围焊盘连接柱280c。可以理解的是，在一些实施例中，该外围焊盘连接柱280c也可以是在后续形成第二字线连接柱280a的时候形成。

请参阅图2，在步骤s10中，还包括于所述栅极堆叠结构240中形成依次贯穿所述栅极堆叠结构240并延伸金属所述半导体材料层230中的垂直沟道结构260的步骤。所述垂直沟道结构260包括填充绝缘芯、环绕所述填充绝缘芯的沟道层以及环绕所述沟道层的功能侧壁，所述功能侧壁包括沿沟道孔的侧壁到中心依次形成于所述沟道孔的侧壁的阻挡层、存储层及隧穿层，所述半导体材料层230位于所述沟道层的外围并与所述沟道层的侧壁接触。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅或氮氧化硅，譬如氮氧化硅；所述存储层的材料包括氮化硅；作为示例，所述填充绝缘芯的材料可以包括氧化硅。

请参阅图2，在步骤s10中，还包括于所述栅极堆叠结构240中形成依次贯穿所述栅极堆叠结构240的栅线间隙，并于所述栅线间隙填充氮化硅、氧化硅或氮氧化硅等材料形成的栅极间隙填充层的步骤，所述栅线间隙可将三维存储器结构分隔成独立的存储块。另外，在栅极堆叠结构240形成时，可基于所述栅极间隙将交替叠置的栅极牺牲层和层间介质层242中的栅极牺牲层替换掉栅极层241来形成上述的栅极堆叠结构240。

请参阅图2，在步骤s10中，当在所述栅极堆叠结构240中形成所述第一字线连接柱280b后，还包括于所述栅极堆叠结构240上形成第一互连层250，以形成存储阵列芯片200。所述第一互连层250可以包括金属间电介质层以及形成于金属间电介质层中的第一互连线251、第二互连线253、第一通孔互连252、第二通孔互连254及第一键合触点255，所述第一字线连接柱280b的顶部(图2中的下端)和所述垂直沟道结构260的沟道层的顶部(图2中的下端)通过各自的插塞与相应所述第一互连层250连接；所述第一互连线251、第二互连线253、第一通孔互连252、第二通孔互连254及第一键合触点255的材料包括但不限于w、co、cu、al、硅化物或者其任何组合；所述金属间电介质层包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。作为示例，所述金属间电介质层包括填充于第一互连层250的互连线和通孔互连间隙第一氮化硅层256及氧化硅材料。

请参阅图2，执行步骤s20，于所述存储阵列芯片200的远离所述半导体衬底的一侧设置外围电路芯片100。所述外围电路芯片100包括第二半导体衬底110以及形成于第二半导体衬底110上的用于便于三维存储器操作的任何合适的数字、模拟和/或混合信号外围电路。所述第二半导体衬底110例如可以采用硅衬底，锗(ge)衬底、锗化硅(sige)衬底、soi(silicon-on-insulator，绝缘体上硅)衬底或goi(germanium-on-insulator，绝缘体上锗)衬底等等，譬如硅衬底。所述外围电路可以包括一个或多个页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准源、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。在本实施例中，所述外围电路芯片100例如可采用cmos芯片，在所述第二半导体衬底110上形成有包含cmos结构的晶体管(未图示)、第二互连层130及外围电路介质层120，所述外围电路介质层120填充于所述cmos结构的周围和第二互连层130内，所述第二互连层130包括外围互连线131、外围通孔互连132以及形成于所述外围电路芯片100的远离第二半导体衬底110表面的第二键合触点133；所述外围互连线131、外围通孔互连132、第二键合触点133的材料包括但不限于w、co、cu、al、硅化物或者其任何组合；所述外围电路介质层120包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合；作为示例，所述外围电路介质层120包括填充于第二互连层130的互连线和通孔互连间隙第二氮化硅层134及氧化硅材料。通过外围电路芯片100的第二互连层130的第二键合触点133和存储阵列芯片200的第一键合触点255进行键合，以在存储阵列芯片200和所述外围电路芯片100的表面之间形成键合界面(bondinginterface)，如图2中的水平虚线所示。

请参阅图2-7，执行步骤s30、自远离所述外围电路芯片100的一侧，于所述第二栅极堆叠结构240a的台阶区域中形成第二多级台阶结构，所述第二多级台阶结构的台面背离所述外围电路芯片100。具体包括：步骤s31、例如可通过机械化学研磨工艺去除所述第一半导体衬底，停止于减薄停止层210的表面，以完全去除所述第一半导体衬底(见图2)；步骤s32、于所述第二栅极堆叠结构240a中形成第二多级台阶结构(见图2-7)。

在步骤s32中，请参阅图2，可先于所述减薄停止层210的表面形成图案化光阻层300，所述图案化光阻层300具有第一开口310，所述第一开口310作为后续形成第二多级台阶结构的蚀刻窗口；接着，请参阅图3，基于所述图案化光阻层300向下蚀刻，以依次去除被所述第一开口310暴露出的减薄停止层210、隔离保护层220、半导体材料层230，以显露出所述第二栅极堆叠结构240a的与半导体材料层230的相邻的叠层对的栅极层241(或层间介质层242)，形成第二开口400，所述第二开口400限定出第二多级台阶结构的范围；再接着，请参阅图4，利用图案化掩膜(未示出)对被所述第二开口400暴露出的所述第二栅极堆叠结构240a进行重复的蚀刻-修剪工艺而于所述第二栅极堆叠结构240a中形成由若干第二台阶构成的第二多级台阶结构的阶梯槽500，每级所述第二台阶的顶面显露出对应的叠层对的层间介质层242或栅极层241的端部表面，所述图案化掩膜可以包括光致抗蚀剂或者基于碳的聚合物材料，所述图案化掩模可以在形成台阶之后被去除；然后，请参阅图5于所述阶梯槽500中填充第二台阶覆盖层290b，其材料例如可以是二氧化硅、氮化硅或氮氧化硅中的一种，譬如二氧化硅；再然后，请参阅图6，通过光刻和蚀刻工艺向下蚀刻所述第二台阶覆盖层290b，以于所述台阶区域的第二台阶覆盖层290b中形成若干第二接触孔，所述第二接触孔显露出对应第二台阶中的栅极层241；于所述第二接触孔中填充导电材料以形成第二字线连接柱280a，所述第二字线连接柱280a的一端与对应的栅极层241连接，所述第二字线连接柱280a的另一端穿出所述第二台阶覆盖层290b后将相应字线电连接至外围电路芯片100；所述第二字线连接柱280a的材料例如可以采用导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、掺杂多晶si(多晶硅)、掺杂单晶si、硅化物中的任意一种或其任意组合，譬如钨(w)。

在一可选实施例中，请参阅图7，在步骤s30之后，例如还包括通过蚀刻工艺去除所述减薄停止层210的步骤，通过去除所述减薄停止层210，暴露出上文介绍的外围焊盘连接柱280c，通过外围焊盘连接柱280c将外围电路芯片100的互连层与形成于存储阵列芯片200的远离外围电路芯片100的表面上的焊盘电连接。

需要说明的是，通过本实施例一制备的三维存储器结构，由于在存储阵列芯片200的正面(靠近外围电路芯片100一侧)和背面(远离外围电路芯片100的一侧)各进行部分台阶的形成，设置于所述存储阵列芯片200正面的部分台阶(第一多级台阶结构)用于将第一栅极堆叠结构240b中栅极层241从靠近外围电路芯片100这一侧引出，而设置于所述存储阵列芯片200背面的部分台阶(第一多级台阶结构)用于第二栅极堆叠结构240a中栅极层241从远离外围电路芯片100一侧引出，从而可有效减小三维存储器结构中台阶区域所占面积，提高存储密度。

实施例二

请参阅图7，本发明的实施例还介绍一种通过实施例一的制备流程制备的三维存储器结构，所述三维存储器结构包括外围电路芯片100、存储阵列芯片200、第一多级台阶结构以及第二多级台阶结构。所述存储阵列芯片200设置于所述外围电路芯片100上，所述存储阵列芯片200包括栅极堆叠结构240，所述栅极堆叠结构240具有核心区域和台阶区域，所述栅极堆叠结构240包括靠近所述外围电路芯片100的第一栅极堆叠结构240b和远离所述外围电路芯片100的第二栅极堆叠结构240a；所述第一多级台阶结构形成于所述第一栅极堆叠结构240b的台阶区域中，所述第一多级台阶结构的台面朝向所述外围电路芯片100；所述第二多级台阶结构形成于所述第二栅极堆叠结构240a的台阶区域中，所述第二多级台阶结构的台面背离所述外围电路芯片100。

请参阅图7，在本实施例中，所述存储阵列芯片200还包括形成于所述栅极堆叠结构240与所述外围电路芯片100之间的第一互连层250，所述第一互连层250用于与所述外围电路芯片100的表面的第二互连层130键合。所述第一互连层250可以包括金属间电介质层以及形成于金属间电介质层中的第一互连线251、第二互连线253、第一通孔互连252、第二通孔互连254及第一键合触点255，所述第一字线连接柱280b的顶部(图中的下端)和所述垂直沟道结构260的沟道层的顶部(图7中的下端)通过各自的插塞与相应所述第一互连层250连接；所述第一互连线251、第二互连线253、第一通孔互连252、第二通孔互连254及第一键合触点255的材料包括但不限于w、co、cu、al、硅化物或者其任何组合；所述金属间电介质层包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合；作为示例，所述金属间电介质层包括填充于第一互连层250的互连线和通孔互连间隙第一氮化硅层256及氧化硅材料。

请参阅图7，在本实施例中，所述外围电路芯片100包括第二半导体衬底110以及形成于第二半导体衬底110上的用于便于三维存储器操作的任何合适的数字、模拟和/或混合信号外围电路。所述第二半导体衬底110例如可以采用硅衬底，锗(ge)衬底、锗化硅(sige)衬底、soi(silicon-on-insulator，绝缘体上硅)衬底或goi(germanium-on-insulator，绝缘体上锗)衬底等等，譬如硅衬底。所述外围电路可以包括一个或多个页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准源、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。在本实施例中，所述外围电路芯片100例如可采用cmos芯片，在所述第二半导体衬底110上形成有包含cmos结构的晶体管(未图示)、第二互连层130及外围电路介质层120，所述外围电路介质层120填充于所述cmos结构的周围和第二互连层130内，所述第二互连层130包括外围互连线131、外围通孔互连132以及形成于所述外围电路芯片100的远离第二半导体衬底110表面的第二键合触点133；所述外围互连线131、外围通孔互连132、第二键合触点133的材料包括但不限于w、co、cu、al、硅化物或者其任何组合；所述外围电路介质层120包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合；作为示例，所述外围电路介质层120包括填充于第二互连层130的互连线和通孔互连间隙第二氮化硅层134及氧化硅材料。通过外围电路芯片100的第二互连层130的第二键合触点133和存储阵列芯片200的第一键合触点255进行键合，以在存储阵列芯片200和所述外围电路芯片100的表面之间形成键合界面(bondinginterface)，如图7中的水平虚线所示。

请参阅图7，在本实施例中，所述存储阵列芯片200还包括半导体材料层230和隔离保护层220，所述半导体层设置于所述栅极堆叠结构240的远离所述外围电路芯片100的表面上；所述隔离保护层220形成于所述半导体材料层230上；所述半导体材料层230的材料例如可以是多晶硅，所述隔离保护层220的材料例如可以是二氧化硅，氮化硅或氮氧化硅的一种，譬如二氧化硅。

请参阅图7，在本实施例中，所述栅极堆叠结构240具有核心区域和位于核心区一侧(也可以是周侧)台阶区域，所述核心区域用于形成数据存储的垂直沟道结构260，所述台阶区域中用于将对应的栅极层241通过字线连接柱引出。所述栅极堆叠结构240包括交替叠置的层间介质层242和栅极层241，相邻的层间介质层242和栅极层241构成一叠层对，所述栅极堆叠结构240可包括两个部分，分别是靠近所述第一半导体衬底的第一栅极堆叠结构240b和远离所述第一半导体衬底的第二栅极堆叠结构240a；所述第一栅极堆叠结构240b和所述第二栅极堆叠结构240a分别包括多个层级对。作为示例，所述栅极堆叠结构240中，所述栅极层241的层数可以包括32层、64层、96层或128层等等，具体的，所述栅极堆叠结构240内所述层间介质层242和栅极层241的层数可以根据实际需要进行设定，此处不做限定；所述栅极层241采用导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、掺杂多晶si(多晶硅)、掺杂单晶si、硅化物中的任意一种或其任意组合，譬如钨(w)；所述层间介质层242的材料可以包括但不仅限于氧化硅(sio2)层。可以采用包括但限于物理气相沉积(physicalvapordeposition,pvd)工艺、化学气相沉积(chemicalvapordeposition，cvd)工艺或原子层沉积(atomiclayerdeposition，ald)工艺形成所述层间介质层242和栅极层241。

请参阅图7，在本实施例中，所述栅极堆叠结构240核心区域中设置有垂直沟道结构260，所述垂直沟道结构260贯穿所述栅极堆叠结构240并延伸进入所述半导体材料层230中，所述垂直沟道结构包括沿径向由外向内依次设置的功能侧壁层和沟道层，所述功能侧壁包括沿沟道孔的侧壁到中心依次形成于所述沟道孔的侧壁的阻挡层、存储层及隧穿层，所述半导体材料层230位于所述沟道层的外围并与所述沟道层的侧壁接触。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅或氮氧化硅，譬如氮氧化硅；所述存储层的材料包括氮化硅；作为示例，所述填充绝缘芯的材料可以包括氧化硅。

请参阅图7，在本实施例中，所述存储阵列芯片200还包括栅线间隙填充层270，所述栅线间隙填充层270贯穿所述栅极叠层结构。所述栅极间隙填充层的材料例如可以包括氮化硅、氧化硅或氮氧化硅等材料，所述栅极间隙填充层可将三维存储器结构分隔成独立的存储块。

请参阅图7，在本实施例中，所述存储阵列芯片200还包括隔离保护层220，形成于所述半导体材料层230上，所述隔离保护层220的材料例如可以是二氧化硅，氮化硅或氮氧化硅的一种，譬如二氧化硅。

请参阅图7，在本实施例中，所述三维存储器结构还包括形成于所述第一多级台阶结构的各级第一台阶上的若干第一字线连接柱280b，所述第一字线连接柱280b的一端与对应的栅极层241连接，另一端向外围电路芯片100一侧延伸并通过栓塞与第一互连层250连接，从而实现对应栅极层241的引出；所述第一字线连接柱280b的材料例如可以采用导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、掺杂多晶si(多晶硅)、掺杂单晶si、硅化物中的任意一种或其任意组合，譬如钨(w)。

请参阅图7，在本实施例中，所述三维存储器结构还包括形成于所述第二多级台阶结构的各级台阶上的若干第二字线连接柱280a，所述第二字线连接柱280a的一端与对应的栅极层241连接，另一端向远离外围电路芯片100一侧延伸，从而实现对应栅极层241的引出；所述第二字线连接柱280a的材料例如可以采用导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、掺杂多晶si(多晶硅)、掺杂单晶si、硅化物中的任意一种或其任意组合，譬如钨(w)。

请参阅图7，在本实施例中，所述三维存储器结构还包括填充于第一多级台阶结构的台阶表面的第一台阶覆盖层290a，以及填充于第二多级台阶结构的台阶表面的第二台阶覆盖层290b；所述第一字线连接柱280b形成于所述第一台阶覆盖层290a中，所述第二字线连接柱280a形成于所述第二台阶覆盖层290b中。

请参阅图7，在本实施例中，所述第二所述三维存储器结构还包括外围焊盘连接柱280c，所述外围焊盘连接柱280c位于所述栅极堆叠结构240的远离核心区域的区域(图7中最左侧的未设置栅极层241的区域)中，该外围焊盘连接柱280c依次贯穿所述栅极堆叠结构240、所述半导体材料层230及所述隔离保护层220，可通过外围焊盘连接柱280c将外围电路芯片100的互连层与形成于存储阵列芯片200的远离外围电路芯片100的表面上的焊盘电连接。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。