半导体存储器装置的制作方法

本公开总体上涉及半导体存储器装置，更具体地，涉及一种三维半导体存储器装置。

背景技术：

半导体存储器装置包括能够存储数据的存储器单元。为了改进存储器单元的集成度，已提出了三维半导体存储器装置。

三维半导体存储器装置包括以三维布置的存储器单元。随着存储器单元的层叠层数增加，三维半导体存储器装置的集成度可改进。随着存储器单元的层叠层数增加，三维半导体存储器装置的可靠性可降低。

技术实现要素：

根据本公开的实施方式的半导体存储器装置可包括层叠体，该层叠体包括下导电图案、上导电图案和至少一个中间导电图案。下导电图案和上导电图案可在第一方向上彼此隔开层叠，并且中间导电图案可设置在下导电图案与上导电图案之间。该半导体存储器装置可包括连接到下导电图案的第一接触插塞以及与下导电图案交叠并在第一方向上延伸的至少一个下虚设插塞。

根据本公开的实施方式的半导体存储器装置可包括层叠体，该层叠体包括下导电图案、上导电图案和至少一个中间导电图案，并且按照阶梯结构形成。下导电图案和上导电图案可在第一方向上彼此隔开层叠，并且中间导电图案可设置在下导电图案与上导电图案之间。该半导体存储器装置可包括覆盖层叠体的间隙填充绝缘膜。该半导体存储器装置可包括接触插塞，所述接触插塞分别连接到下导电图案、中间导电图案和上导电图案，并在第一方向上延伸以穿透间隙填充绝缘膜。该半导体存储器装置可包括与下导电图案交叠的至少一个下虚设插塞以及与上导电图案交叠的至少一个上虚设插塞。下虚设插塞和上虚设插塞中的每一个可形成在间隙填充绝缘膜中。该半导体存储器装置可包括：上绝缘膜，其形成在间隙填充绝缘膜上以覆盖接触插塞、下虚设插塞和上虚设插塞；以及通孔接触图案，其穿透上绝缘膜以分别连接到接触插塞。下虚设插塞和上虚设插塞中的每一个的上表面可由上绝缘膜完全覆盖。

根据本公开的实施方式的半导体存储器装置可包括层叠体，该层叠体包括下导电图案、上导电图案以及设置在下导电图案和上导电图案之间的至少一个中间导电图案。该半导体存储器装置可包括连接到下导电图案并在第一方向上延伸的第一接触插塞。该半导体存储器装置可包括形成为在与第一方向正交的平面中比第一接触插塞窄并且与下导电图案交叠的至少两个下虚设插塞，所述至少两个下虚设插塞在第一方向上延伸。

附图说明

图1是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。

图2是示意性地示出根据本公开的实施方式的栅极层叠体的图。

图3a至图3e是示出形成在栅极层叠体的单元阵列区域中的单元串的各种实施方式的立体图。

图4是图3c所示的x区域的放大图。

图5a和图5b是示出连接到栅极层叠体的接触结构的平面图。

图6a和图6b是示出图5a和图5b所示的接触结构的各种实施方式的横截面图。

图7a至图7e是示出根据本公开的实施方式的半导体存储器装置的制造方法的横截面图。

图8示出包括根据本公开的实施方式的单元阵列的晶圆。

图9和图10是示出图8所示的第二单元阵列的平面图和横截面图。

图11是示出根据本公开的实施方式的存储器系统的配置的框图。

图12是示出根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。

本公开的实施方式可提供一种能够改进可靠性的半导体存储器装置。

图1是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。

参照图1，半导体存储器装置可包括存储块blk1至blkn。存储块blk1至blkn可设置在基板(未示出)的部分区域上。基板可包括硅晶圆。

作为实施方式，存储块blk1至blkn可连接到设置在基板的另一区域上的外围电路(未示出)。作为另一实施方式，存储块blk1至blkn可连接到设置在基板与存储块blk1至blkn之间的外围电路。作为另一实施方式，存储块blk1至blkn可连接到设置在存储块blk1至blkn上的外围电路。

存储块blk1至blkn中的每一个可包括单元阵列。单元阵列可包括至少一个栅极层叠体、穿过栅极层叠体的沟道结构、连接到沟道结构的一端的位线以及连接到沟道结构的另一端的源极结构。存储块blk1至blkn中的每一个的栅极层叠体可通过接触结构和互连线连接到外围电路。

图2是示意性地示出根据本公开的实施方式的栅极层叠体gst的图。

参照图2，栅极层叠体gst可包括存储器单元区域mca和至少一个接触区域cta。栅极层叠体gst可包括在第一方向i上交替地层叠的层间绝缘膜和导电图案。

栅极层叠体gst的层间绝缘膜和导电图案中的每一个可在与第一方向i正交的平面中延伸。栅极层叠体gst的层间绝缘膜和导电图案可从存储器单元区域mca朝着接触区域cta延伸。例如，栅极层叠体gst的层间绝缘膜和导电图案可在平行于该平面并彼此交叉的第二方向ii和第三方向iii上延伸。栅极层叠体gst的层间绝缘膜和导电图案可在接触区域cta中形成阶梯结构sw。

栅极层叠体gst的存储器单元区域mca可由沟道结构ch穿透。沟道结构ch的各个侧壁可由存储器膜ml围绕。

作为实施方式，各个沟道结构ch可包括填充穿过栅极层叠体gst的沟道孔的半导体膜。作为另一实施方式，各个沟道结构ch可包括设置在穿过栅极层叠体gst的沟道孔的中央区域中的芯绝缘膜以及围绕芯绝缘膜的半导体膜。例如，半导体膜可包括硅。

存储器膜ml可包括围绕各个沟道结构ch的侧壁的隧道绝缘膜、围绕隧道绝缘膜的侧壁的数据存储膜以及围绕数据存储膜的侧壁的阻挡绝缘膜。隧道绝缘膜可由能够电荷隧穿的材料形成。例如，隧道绝缘膜可包括氧化硅膜。数据存储膜可由存储利用福勒-诺德汉姆(fowler-nordheim)隧穿改变的数据的材料形成。例如，数据存储膜可包括能够电荷捕获的氮化物膜。本公开不限于此，数据存储膜可包括硅、相变材料、纳米点等。阻挡绝缘膜可包括能够电荷阻挡的氧化物膜。

沟道结构ch可沿着平行于与第一方向i正交的平面的第二方向ii和第三方向iii按照矩阵结构布置。本公开的实施方式不限于此。例如，沟道结构ch可沿着第二方向ii和第三方向iii按照锯齿形图案布置。第二方向ii和第三方向iii是不同的方向，沿着第二方向ii和第三方向iii的线可彼此交叉。.

各个沟道结构ch可将源极选择晶体管、漏极选择晶体管和与之对应的存储器单元串联连接。串联连接的源极选择晶体管、漏极选择晶体管和存储器单元可配置单元串。

图3a至图3e是示出形成在栅极层叠体的单元阵列区域中的单元串的各种实施方式的立体图。为了识别方便，图3a至图3e中未示出层间绝缘膜。图3a至图3e所示的第一方向i、第二方向ii和第三方向iii与参照图2所定义的相同。

参照图3a至图3e，各个单元串cst可包括栅极结构体gst以及由栅极层叠体gst围绕的沟道结构ch。栅极层叠体gst可设置在位线bl下方。栅极层叠体gst可包括在第一方向i上彼此隔开层叠的导电图案cp1至cpn(n是自然数)。位线bl可在第三方向iii上延伸并且可在第二方向ii上彼此间隔开。

沟道结构ch的一端可经由位线接触插塞bct连接到对应位线。沟道结构ch可在第一方向i上延伸以穿过导电图案cp1至cpn中的至少一些。

导电图案cp1至cpn可从最远离位线bl设置的第一层设置到最靠近位线bl设置的第n层中。

参照图3a至图3d，导电图案cp1至cpn中设置在至少第n层中的第n图案cpn可用作漏极选择线dsl。本公开不限于此。例如，设置在第n层中的第n图案cpn可用作漏极选择线dsl，导电图案cp1至cpn中设置在第(n-1)层中的第(n-1)导电图案cpn-1可用作其它漏极选择线dsl。

导电图案cp1至cpn中设置在至少第一层中的第一图案cp1可用作源极选择线ssl。本公开不限于此。例如，设置在第一层中的第一图案cp1可用作源极选择线ssl，导电图案cp1至cpn中设置在第二层中的第二图案cp2可用作另一源极选择线ssl。

设置在漏极选择线dsl与源极选择线ssl之间的导电图案(例如，cp3至cpn-2)可用作字线wl。

设置在同一层中的漏极选择线dsl可通过与字线wl交叠的上狭缝usi彼此分离。

作为另一示例，参照图3e，栅极层叠体gst的导电图案cp1至cpn可由狭缝si穿透。栅极层叠体gst可通过狭缝si被分离成源极侧层叠体gst_s和漏极侧层叠体gst_d。

导电图案cp1至cpn中设置在第n层中的第n图案cpn可用作漏极选择线dsl和源极选择线ssl。本公开不限于此。例如，设置在第n层中的第n图案cpn可用作漏极选择线dsl和源极选择线ssl，导电图案cp1至cpn中设置在第(n-1)层中的第(n-1)图案cpn-1可用作另一漏极选择线dsl和另一源极选择线ssl。源极选择线ssl被包括在源极侧层叠体gst_s中，漏极选择线dsl被包括在漏极侧层叠体gst_d中。

包括在漏极侧层叠体gst_d中并设置在漏极选择线dsl下方的导电图案(例如，cp1至cpn-2)可用作漏极侧字线wl_d。包括在源极侧层叠体gst_s中并设置在源极选择线ssl下方的导电图案(例如，cp1至cpn-2)可用作源极侧字线wl_s。

再参照图3a至图3e，源极选择线ssl可用作源极选择晶体管的栅极。字线wl、漏极侧字线wl_d和源极侧字线wl_s可用作存储器单元的栅极。漏极选择线dsl可用作漏极选择晶体管的栅极。

各个单元串cst可包括至少一个源极选择晶体管、串联连接到源极选择晶体管的存储器单元以及串联连接到存储器单元的至少一个漏极选择晶体管。沟道结构ch可按照各种结构形成以将存储器单元串联连接。

参照图3a，沟道结构ch可穿过漏极选择线dsl、字线wl和源极选择线ssl。沟道结构ch的另一端可直接连接到设置在导电图案cp1至cpn下方的源极结构sl。

源极结构sl可与沟道结构ch的底表面接触。源极结构sl可由包括源极掺杂剂的掺杂半导体膜形成。源极掺杂剂可包括n型杂质。例如，源极结构sl可包括n型掺杂硅。

沟道结构ch的侧壁可由存储器膜ml围绕。存储器膜ml可沿着沟道结构ch的侧壁延伸以使沟道结构ch的上表面和底表面开口。

参照图3b，沟道结构ch可穿过漏极选择线dsl、字线wl和源极选择线ssl，并且可延伸到设置在导电图案cp1至cpn下方的源极结构sl的内部。

源极结构sl可包括第一源极膜sl1、接触源极膜cts和第二源极膜sl2。沟道结构ch可穿过第二源极膜sl2和接触源极膜cts，并且可延伸到第一源极膜sl1的内部。

第一源极膜sl1可围绕沟道结构ch的另一端。第一源极膜sl1可由包括源极掺杂剂的掺杂半导体膜形成。源极掺杂剂可包括n型杂质。例如，第一源极膜sl1可包括n型掺杂硅。

接触源极膜cts可设置在第一源极膜sl1上并且可直接连接到第一源极膜sl1的上表面。接触源极膜cts可比第一源极膜sl1和第二源极膜sl2进一步朝着沟道结构ch向侧部突出，并且可直接连接到沟道结构ch的侧壁。接触源极膜cts围绕沟道结构ch。

第二源极膜sl2可设置在接触源极膜cts与源极选择线ssl之间。作为实施方式，第二源极膜sl2可被省略。

接触源极膜cts和第二源极膜sl2中的每一个可由包括源极掺杂剂的掺杂半导体膜形成。源极掺杂剂可包括n型杂质。例如，接触源极膜cts和第二源极膜sl2中的每一个可包括n型掺杂硅。

沟道结构ch包括比接触源极膜cts朝着位线bl突出的上端。沟道结构ch的上侧壁可由第一存储器膜ml1围绕。第二存储器膜ml2可设置在沟道结构ch与第一源极膜sl1之间。第一存储器膜ml1和第二存储器膜ml2可通过接触源极膜cts彼此分离，作为存储器膜的部分。

参照图3c，沟道结构ch可穿过漏极选择线dsl和字线wl。沟道结构ch可连接到穿过源极选择线ssl的下沟道结构lpc。

图4是图3c所示的x区域的放大图。

参照图3c和图4，下沟道结构lpc连接到与之对应的沟道结构ch的底部。下沟道结构lpc可包括掺杂半导体膜。例如，下沟道结构lpc可包括n型掺杂硅。沟道结构ch可由存储器膜ml围绕。存储器膜ml可沿着沟道结构ch的侧壁延伸以使沟道结构ch的上表面和底表面开口。下沟道结构lpc的侧壁可由栅极绝缘膜gi围绕。栅极绝缘膜gi可沿着下沟道结构lpc的侧壁延伸以使下沟道结构lpc的上表面和底表面开口。

源极结构sl可直接连接到下沟道结构lpc的底表面。源极结构sl可由与参照图3a描述的源极结构相同的材料形成。沟道结构ch可经由下沟道结构lpc连接到源极结构sl。

参照图3d，沟道结构ch可包括穿过导电图案cp1至cpn的柱pl以及在水平方向上从柱pl延伸的水平部分hp。沟道结构ch的水平部分hp可平行于第一图案cp1的下表面延伸。水平部分hp可设置在掺杂区域da与第一图案cp1之间。

掺杂区域da可由包括阱掺杂剂的掺杂半导体膜形成。阱掺杂剂可包括p型杂质。例如，掺杂区域da可包括p型掺杂硅。

掺杂区域da和水平部分hp可由绝缘柱ip穿透。

各个柱pl的侧壁可由存储器膜ml围绕。存储器膜ml可延伸到水平部分hp与第一图案cp1之间的部分、水平部分hp与各个绝缘柱ip之间的部分以及水平部分hp与掺杂区域da之间的部分。

参照图3e，沟道结构ch可包括源极侧柱s_pl、漏极侧柱d_pl和水平部分hp。漏极侧柱d_pl可电连接到与之对应的位线bl。漏极侧柱d_pl穿过漏极侧层叠体gst_d并且连接到水平部分hp。源极侧柱s_pl可电连接到设置在位线bl与源极侧层叠体gst_s之间的公共源极线csl。源极侧柱s_pl穿过源极侧层叠体gst_s并且连接到水平部分hp。水平部分hp可嵌入在管栅极pg中。管栅极pg可设置在源极侧层叠体gst_s和漏极侧层叠体gst_d下方，并且可形成为围绕水平部分hp。管栅极pg可用作管式晶体管的栅极。管式晶体管可根据发送到管栅极pg的信号通过水平部分hp将源极侧柱s_pl和漏极侧柱d_pl电连接。

沟道结构ch的外壁可由存储器膜ml围绕。存储器膜ml可沿着沟道结构ch的外壁延伸以使漏极侧柱d_pl的上表面和源极侧柱s_pl的上表面开口。

图3a至图3e所示的单元串cst可设置在参照图2描述的栅极层叠体gst的存储器单元区域mca中。

图5a和图5b是示出连接到栅极层叠体的接触结构的平面图。图5a和图5b所示的第一方向i、第二方向ii和第三方向iii与参照图2所定义的相同。

参照图5a和图5b，接触结构可包括接触插塞ct1至ctn以及连接到接触插塞ct1至ctn的通孔接触图案vc1至vcn。通孔接触图案vc1至vcn可设置在接触插塞ct1至ctn上。

图5a是示出彼此相邻的栅极层叠体gst以及连接到栅极层叠体gst的接触插塞ct1至ctn的平面图。图5a示出各个栅极层叠体gst的接触区域。

参照图5a，栅极层叠体gst可通过在第二方向ii上延伸的垂直结构vp彼此分离。作为实施方式，垂直结构vp可由绝缘材料形成。作为另一实施方式，垂直结构vp可包括形成在栅极层叠体gst的侧壁上的间隔物绝缘膜以及填充在间隔物绝缘膜之间的垂直导电图案。

各个栅极层叠体gst可包括如上面参照图3a至图3e描述的导电图案cp1至cpn。导电图案cp1至cpn可在第一方向i上彼此隔开层叠并且可形成阶梯结构。导电图案cp1至cpn可包括配置阶梯结构的最下端的下导电图案、配置阶梯结构的最上端的上导电图案以及设置在下导电图案与上导电图案之间的至少一个中间导电图案。以下，为了描述方便，第一图案cp1被称为下导电图案，第n图案被称为上导电图案，第一图案cp1与第n图案cpn之间的第二图案cp2至第(n-1)图案cpn-1被称为中间导电图案。

导电图案cp1至cpn可分别连接到接触插塞ct1至ctn。接触插塞ct1至ctn可在第一方向i上延伸。接触插塞ct1至ctn可包括连接到下导电图案cp1的第一接触插塞ct1、连接到上导电图案cpn的第二接触插塞ctn以及分别连接到中间导电图案cp2至cpn-1的第三接触插塞ct2至ctn-1。接触插塞ct1至ctn可由各种导电材料形成。第一接触插塞ct1、第二接触插塞ctn和第三接触插塞ct2至ctn-1可设置在下虚设插塞lp1和lp2中的至少一个与至少一个上虚设插塞up之间。

下虚设插塞lp1和lp2和上虚设插塞up可由与接触插塞ct1至ctn相同的导电材料形成。下虚设插塞lp1和lp2、第一接触插塞ct1、第二接触插塞ctn、第三接触插塞ct2至ctn-1和上虚设插塞up可布置在一个方向上。例如，下虚设插塞lp1和lp2、第一接触插塞ct1、第二接触插塞ctn、第三接触插塞ct2至ctn-1和上虚设插塞up可布置在第二方向ii上。

下虚设插塞lp1和lp2与下导电图案cp1交叠。下虚设插塞lp1和lp2可包括与第一接触插塞ct1相邻设置的第一下虚设插塞lp1。下虚设插塞lp1和lp2还可包括第二下虚设插塞lp2。第一接触插塞ct1和下虚设插塞lp1和lp2可沿着一个方向布置成一排。例如，第一接触插塞ct1和下虚设插塞lp1和lp2可在第二方向ii上布置成一排。布置在一个方向上的下虚设插塞lp1和lp2的数量不限于图中所示。例如，三个或更多个下虚设插塞可与下导电图案cp1交叠。

在与第一方向i正交的平面中，下虚设插塞lp1和lp2中的每一个可比第一接触插塞ct1窄。下虚设插塞lp1和lp2可随着下虚设插塞lp1和lp2与第一接触插塞ct1之间的距离增加而变窄。例如，第一接触插塞ct1可形成有第一直径d1，第一下虚设插塞lp1可形成有比第一直径d1窄的第二直径d2，第二下虚设插塞lp2可形成有比第二直径d2窄的第三直径d3(d1>d2>d3)。

上虚设插塞up与上导电图案cpn交叠。上虚设插塞up可与第二接触插塞ctn相邻设置。例如，上虚设插塞up和第二接触插塞ctn可在第二方向ii上彼此相邻设置。上虚设插塞up的数量不限于图中所示。例如，两个或更多个上虚设插塞可与上导电图案cpn交叠。

在与第一方向i正交的平面中，上虚设插塞up可比第二接触插塞ctn窄。例如，第二接触插塞ctn可形成有第四直径d4，上虚设插塞up可形成有比第四直径d4窄的第五直径d5(d4>d5)。

图5b是示出分别连接到图5a所示的接触插塞ct1至ctn的通孔接触图案vc1至vcn的平面图。

参照图5b，通孔接触图案vc1至vcn可分别连接到图5a所示的接触插塞ct1至ctn，并且在第一方向i上延伸以穿过上绝缘层uil。尽管图中未示出，通孔接触图案vc1至vcn可连接到与外围电路(未示出)连接的互连线。

上绝缘层uil与栅极层叠体gst、下虚设插塞lp1和lp2和上虚设插塞up交叠。下虚设插塞lp1和lp2和上虚设插塞up中的每一个的上表面可由上绝缘层uil完全覆盖。换言之，下虚设插塞lp1和lp2和上虚设插塞up可与通孔接触图案vc1至vcn分离以不参与通过施加到第一接触插塞ct1、第二接触插塞ctn和第三接触插塞ct2至ctn-1的信号的操作。

图6a和图6b是示出图5a和图5b所示的接触结构的各种实施方式的横截面图。图6a和图6b中的每一个示出沿着图5b所示的线a-a’截取的横截面。

参照图6a和图6b，栅极层叠体gst可包括在第一方向i上交替地层叠的层间绝缘膜ild和导电图案cp1至cpn。层间绝缘膜ild和导电图案cp1至cpn可层叠以形成阶梯结构。例如，导电图案cp1至cpn可从上导电图案cpn朝着下导电图案cp1向侧部延伸。导电图案cp1至cpn可分别包括通过阶梯结构暴露的接触区域。下虚设插塞lp1和lp2、接触插塞ct1至ctn和上虚设插塞up可与导电图案cp1至cpn的通过阶梯结构暴露的接触区域交叠。

栅极层叠体gst可由间隙填充绝缘膜fil覆盖。间隙填充绝缘膜fil可延伸以覆盖栅极层叠体gst的阶梯结构，并且可缓和由阶梯结构限定的阶梯。

下虚设插塞lp1和lp2、接触插塞ct1至ctn和上虚设插塞up可延伸到间隙填充绝缘膜fil的内部。接触插塞ct1至ctn可直接连接到导电图案cp1至cpn并且可在第一方向i上延伸以穿过间隙填充绝缘膜fil。

第一接触插塞ct1可被设置为比下虚设插塞lp1和lp2更靠近中间导电图案cp1至cpn-1的接触区域。第二接触插塞ctn可被设置为比上虚设插塞up更靠近中间导电图案cp1至cpn-1的接触区域。

上虚设插塞up在第一方向i上比第一接触插塞ct1和下虚设插塞lp1和lp2短。上虚设插塞up可直接连接到上导电图案cpn并且可在第一方向i上延伸以穿过间隙填充绝缘膜fil。

参照图6a，下虚设插塞lp1和lp2可在第一方向i上与下导电图案cp1间隔开。换言之，间隙填充绝缘膜fil可在下导电图案cp1与下虚设插塞lp1和lp2之间延伸。因此，下虚设插塞lp1和lp2可形成为在第一方向i上比第一接触插塞ct1短。

参照图6b，当确保用于形成填充有下虚设插塞lp1和lp2、接触插塞ct1至ctn和上虚设插塞up的接触孔的蚀刻工艺裕度时，虚设插塞lp1和lp2可穿过间隙填充绝缘膜fil以连接到下导电图案cp1。

再参照图6a和图6b，间隙填充绝缘膜fil可由上绝缘膜uil覆盖。通孔接触图案vc1至vcn可穿过上绝缘膜uil以连接到接触插塞ct1至ctn。

图5a和图5b以及图6a和图6b所示的栅极层叠体gst可由沟道结构ch穿透，沟道结构ch延伸到存储器单元区域mca并且由如图2所示的存储器膜ml围绕。

图7a至图7e是示出根据本公开的实施方式的半导体存储器装置的制造方法的横截面图。

参照图7a，形成栅极层叠体gst，其包括交替地层叠以形成阶梯结构105的层间绝缘膜101和导电图案103。

形成栅极层叠体gst可包括形成第一材料膜和第二材料膜交替地层叠的初步层叠体，并且蚀刻第一材料膜和第二材料膜以形成阶梯结构105。尽管图中未示出，形成栅极层叠体gst还可包括形成穿过蚀刻成阶梯结构105的初步层叠体的沟道结构。

在以上描述中，第二材料膜可由不同于第一材料膜的材料形成。作为实施方式，第一材料膜可由用于层间绝缘膜101的绝缘材料形成，第二材料膜可由用于导电图案103的导电材料形成。作为另一实施方式，第一材料膜可由用于层间绝缘膜101的绝缘材料形成，第二材料膜可由具有不同于第一材料膜的蚀刻速率的牺牲材料形成。可在后续工艺中利用导电图案103替换具有不同于第一材料膜的蚀刻速率的牺牲材料。作为另一实施方式，第一材料膜可由具有不同于导电图案103的蚀刻速率的牺牲材料形成，第二材料膜可由用于导电图案103的导电材料形成。可在后续工艺中利用层间绝缘膜101替换具有不同于导电图案103的蚀刻速率的牺牲材料。

参照图7b，在形成栅极层叠体gst之后，可利用间隙填充绝缘膜111覆盖栅极层叠体gst。可通过间隙填充绝缘膜111缓和由于图7a所示的阶梯结构105导致的阶梯差。

参照图7c，可使用光刻工艺和蚀刻工艺形成延伸到间隙填充绝缘膜111的内部的孔121c、121d1、121d2和121d3。

孔121c、121d1、121d2和121d3可包括分别暴露导电图案103的接触孔121c以及设置在接触孔121c的两侧的虚设孔121d1、121d2和121d3。

在执行用于光刻工艺的曝光工艺的过程中，在最外图案中可能发生光学失真。由于光学失真，布置成一排的孔121c、121d1、121d2和121d3当中与外周边相邻的虚设孔121d1、121d2和121d3可形成为比接触孔121c窄。

布置成一排的接触孔121c可包括设置在外周边中的第一接触孔h1和第二接触孔h2。导电图案103可包括与第一接触孔h1和第二接触孔h2交叠的下导电图案cp1和上导电图案cpn。

根据本公开的实施方式，由于曝光工艺而导致的光学失真可被诱导到虚设孔121d1、121d2和121d3而非第一接触孔h1和第二接触孔h2中。虚设孔121d1、121d2和121d3可包括与第一接触孔h1相邻的深虚设孔121d1和121d2中的至少一个以及与第二接触孔h2相邻的至少一个浅虚设孔121d3。

一些层间绝缘膜101可由与之交叠的孔穿透。例如，层间绝缘膜101之一可设置在上导电图案cpn与间隙填充绝缘膜111之间。在这种情况下，第二接触孔h2和浅虚设孔121d3可穿过设置在上导电图案cpn与间隙填充绝缘膜111之间的层间绝缘膜。

在用于形成孔121c、121d1、121d2和121d3的间隙填充绝缘膜111和层间绝缘膜101的蚀刻工艺期间，蚀刻深度可受到工艺裕度限制。在这种情况下，深虚设孔121d1和121d2中的至少一个可具有设置在与下导电图案cp1间隔开的位置的底表面，而不暴露下导电图案cp1。根据本公开的实施方式，由于直径由于曝光工艺所导致的光学失真而变窄的现象被诱导到虚设孔121d1、121d2和121d3中，所以第一接触孔h1的直径可具有目标数值或接近目标数值的数值。因此，在本公开的实施方式中，可容易地通过第一接触孔h1暴露下导电图案cp1。

参照图7d，可利用导电材料填充图7c所示的孔121c、121d1、121d2和121d3。因此，可在图7c所示的接触孔121c中形成分别连接到导电图案103的接触插塞131c。另外，可在图7c所示的虚设孔121d1、121d2和121d3中形成虚设插塞131d1、131d2和131d3。

参照图7e，可在包括接触插塞131c和虚设插塞131d1、131d2和131d3的间隙填充绝缘膜111上形成上绝缘层141。随后，可分别形成穿过上绝缘层141且连接到接触插塞131c的通孔接触图案143。

图8示出包括根据本公开的实施方式的单元阵列的晶圆200。

形成在晶圆200上的单元阵列可包括设置在晶圆200的边缘的第一单元阵列210e以及设置在晶圆200的中央的第二单元阵列210c。

在第一单元阵列210e中可产生上面参照图7c描述的光学失真，并且第二单元阵列210c可形成为没有光学失真。

受光学失真影响的第一单元阵列210e可包括上面参照图5a和图5b描述的栅极层叠体gst、接触插塞、下虚设插塞lp1和lp2、上虚设插塞up和通孔接触图案vc1至vcn。另外，第一单元阵列210e可按照图6a或图6b所示的结构形成。

将参照图9和图10描述形成为没有光学失真的第二单元阵列210c。

图9和图10是示出图8所示的第二单元阵列210c的平面图和横截面图。图9示出第二单元阵列210c的布局。图10示出沿着图9所示的线b-b’截取的第二单元阵列210c的横截面。

参照图9和图10，第二单元阵列210c可包括通过垂直结构vp[c]彼此分离的栅极层叠体gst[c]、连接到栅极层叠体gst[c]的接触插塞ct1[c]至ctn[c]、连接到接触插塞ct1[c]至ctn[c]的通孔接触图案vc1[c]至vcn[c]、下虚设插塞lp1[c]和lp2[c]以及连接到各个栅极层叠体gst[c]的上虚设插塞up[c]。通孔接触图案vc1[c]至vcn[c]可设置在接触插塞ct1[c]至ctn[c]上。

垂直结构vp[c]可由上面参照图5a描述的相同材料形成。

各个栅极层叠体gst[c]可包括在第一方向i上交替地层叠的层间绝缘膜311和导电图案313[1]至313[n]。层间绝缘膜311和导电图案313[1]至313[n]中的每一个可在与第一方向i正交的平面中在彼此交叉的第二方向ii和第三方向iii上延伸。

导电图案313[1]至313[n]可配置上面参照图3a至图3e描述的导电图案cp1至cpn。导电图案313[1]至313[n]可在与之对应的栅极层叠体gst[c]的接触区域中形成阶梯结构。导电图案313[1]至313[n]可包括配置阶梯结构的最下端的下导电图案313[1]、配置阶梯结构的最上端的上导电图案313[n]以及设置在导电图案313[1]与上导电图案313[n]之间的一个或更多个中间导电图案313[2]至313[n-1]。

接触插塞ct1[c]至ctn[c]可穿过覆盖栅极层叠体gst[c]的间隙填充绝缘膜fil[c]。接触插塞ct1[c]至ctn[c]可包括连接到下导电图案313[1]的第一接触插塞ct1[c]、连接到上导电图案313[n]的第二插塞ct[n]以及连接到中间导电图案313[2]至313[n-1]的第三接触插塞ct2[c]至ctn-1[c]。接触插塞ct1[c]至ctn[c]可设置在上虚设插塞up[c]与邻近上虚设插塞up[c]的下虚设插塞lp2[c]之间。接触插塞ct1[c]至ctn[c]可按照上面参照图5a和图6b描述的相同结构形成，并且可由各种导电材料形成。

下虚设插塞lp1[c]和lp2[c]和上虚设插塞up[c]可由与接触插塞ct1[c]至ctn[c]相同的导电材料形成。

下虚设插塞lp1[c]和lp2[c]与下导电图案313[1]交叠。下虚设插塞lp1[c]和lp2[c]可包括与第一接触插塞ct1[c]相邻设置的第一下虚设插塞lp1[c]。下虚设插塞lp1[c]和lp2[c]还可包括第二下虚设插塞lp2[c]。第一接触插塞ct1[c]和下虚设插塞lp1[c]和lp2[c]可沿着一个方向布置成一排。例如，第一接触插塞ct1[c]和下虚设插塞lp1[c]和lp2[c])可在第二方向ii上布置成一排。布置在一个方向上的下虚设插塞lp1[c]和lp2[c]的数量不限于图中所示。例如，三个或更多个下虚设插塞可与下导电图案313[1]交叠。

第二单元阵列210c的下虚设插塞lp1[c]和lp2[c]中的每一个可形成为没有光学失真。作为实施方式，下虚设插塞lp1[c]和lp2[c]中的每一个可具有与第一接触插塞ct1[c]相同的宽度dd1。

上虚设插塞up[c]与上导电图案313[n]交叠。上虚设插塞up[c]可与第二接触插塞ctn[c]相邻设置。例如，上虚设插塞up[c]和第二接触插塞ctn[c]可在第二方向ii上彼此相邻设置。上虚设插塞up[c]的数量不限于图中所示。例如，两个或更多个上虚设插塞可与上导电图案cpn[c]交叠。

第二单元阵列210c的上虚设插塞up[c]可形成为没有光学失真。作为实施方式，上虚设插塞up[c]可具有与第二接触插塞ctn[c]相同的宽度dd2。

通孔接触图案vc1[c]至vcn[c]可穿过形成在间隙填充绝缘膜fil[c]上的上绝缘膜uil[c]。通孔接触图案vc1[c]至vcn[c]可按照上面参照图5a、图5b和图6b描述的相同结构形成，并且可由各种导电材料形成。

上述第二单元阵列210c可使用上面参照图7a至图7e描述的工艺来形成。

图11是示出根据本公开的实施方式的存储器系统的配置的框图。

参照图11，根据本公开的实施方式的存储器系统1100包括存储器元件1120和存储控制器1110。

存储器元件1120可以是由多个闪存芯片配置的多芯片封装。存储器元件1120可包括连接到栅极层叠体的接触区域的接触插塞以及设置在接触插塞的两侧的虚设插塞。

存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(sram)1111、cpu1112、主机接口1113、纠错电路(ecc电路)1114和存储器接口1115。sram1111用作cpu1112的操作存储器，cpu1112执行对存储控制器1110的数据交换的所有控制操作，并且主机接口1113包括连接到存储器系统1100的主机的数据交换协议。另外，纠错电路1114检测并纠正包括在从存储器元件1120读取的数据中的错误，并且存储器接口1115与存储器元件1120执行接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(rom)。

上述存储器系统1100可以是组合有存储器元件1120和存储控制器1110的存储卡或固态驱动器(ssd)。例如，当存储器系统1100是ssd时，存储控制器1110可通过例如通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机小型接口(scsi)、增强小型磁盘接口(esdi)和集成驱动电子设备(ide)的各种接口协议中的至少一种与外部(例如，主机)通信。

图12是示出根据本公开的实施方式的计算系统的配置的框图。

参照图12，根据本公开的实施方式的计算系统1200可包括电连接到系统总线1260的cpu1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(cis)、移动dram等。

存储器系统1210可由存储器元件1212和存储控制器1211配置。

除了连接到下导电图案的接触插塞之外，本技术的实施方式还使虚设插塞与下导电图案交叠。因此，通过将在用于形成接触插塞的光刻工艺期间产生的光学失真诱导到虚设插塞中，本技术的实施方式可改进接触插塞与下导电图案之间的连接缺陷。结果，本技术的实施方式可将接触插塞稳定地连接到下导电图案，从而改进半导体存储器装置的可靠性。

相关申请的交叉引用

本申请要求2019年7月3日提交于韩国知识产权局的韩国专利申请号10-2019-0080101的优先权，其完整公开通过引用并入本文。