半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体工艺制程中，hir(high-resistor，高阻)层形成的电阻结构能够分压限流，因此在模拟(analog)电路中被广泛使用。
3.传统的平面结构晶体管工艺制程中，hir层主要通过高阻多晶硅(high-resistor poly，hrp)形成，即对多晶硅(poly)进行离子掺杂(例如：通过离子注入的方式进行离子掺杂)，以调节所需阻值，掺杂后的多晶硅通过接触插塞(contact，ct)连接出去从而形成电阻结构。
4.随着集成电路特征尺寸的持续减小，为了适应更小的特征尺寸，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。在finfet工艺中，由于多晶硅栅被高k金属栅(high k metal gate，hkmg)所代替，无法使用传统的hrp来制作hir电阻，因此使用tin(氮化钛)薄膜来制作hir电阻。
5.例如：通常在m0(metal 0)所在的层间介质层(inter-layer dielectric，ild)中形成tin电阻薄膜，之后在形成与栅极相接触的互连线(m0g)时，还形成与tin电阻薄膜电连接的互连线，从而通过互连线将tin电阻薄膜连接出去以形成电阻结构。其中，m0是指与栅极或源漏掺杂层最接近的金属线。
6.但是，在将hir制作在金属层间介质层中后，容易导致器件的性能不佳。


技术实现要素：

7.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于优化中段rc、减小hir电路的面积。
8.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底和分立于所述衬底上的沟道结构、以及位于所述沟道结构侧部的衬底上的覆盖层；形成贯穿相邻所述沟道结构之间的覆盖层的开口，所述开口的底部暴露出所述衬底；在开口底部的衬底顶面形成导电层，用于作为电阻结构。
9.相应的，本发明实施例还提供一种半导体结构，包括：衬底；沟道结构，分立于所述衬底上；导电层，位于相邻所述沟道结构之间的衬底顶面，所述导电层用于作为电阻结构。
10.与现有技术相比，本发明实施例的技术方案具有以下优点：
11.本发明实施例提供的半导体结构的形成方法中，在形成覆盖层后，形成相邻所述沟道结构之间的覆盖层的开口，所述开口的底部暴露出所述衬底，之后在所述开口底部的衬底顶面形成导电层，用于作为电阻结构，与将电阻结构制作在金属互连线或导电插塞所在的层间介质(imd)层中相比，本发明实施例将电阻结构制作在相邻所述沟道结构之间的衬底顶面，不但将电阻结构从中段或后段的金属层间介质层中解放出来，相应能够降低金属互连线和导电插塞的高度，从而得到优化的中段rc(电阻电容)，进而优化了半导体结构
的性能，而且通过使电阻结构形成在相邻所述沟道结构之间的衬底顶面，还能够减小hir(high-resistor，高阻)电路的面积，相应满足器件尺寸微缩的需求。
附图说明
12.图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
13.由背景技术可知，目前的hir工艺容易导致器件的性能不佳。
14.具体地，随着器件尺寸的进一步微缩，以及为了获得更小的寄生电容和更小的接触电阻，m0(metal 0，第零层金属线)的高度逐渐降低，m0所在的层间介质层的厚度也逐渐减小，m0所在的层间介质层无法容纳hir层，因此，在v0(via 0，第一层导电插塞)所在的层间介质层中形成hir层。其中，m0是指与栅极或源漏掺杂区最接近的金属线，v0是指用于电连接m0和m1(metal1，第一层金属线)的导电插塞，m1是指与m0最接近的金属线。
15.将hir层从m0所在的层间介质层移到v0所在的层间介质层后，m0的高度可以降低，相应地，m0的rc(电阻电容)随着m0高度的降低而降低。
16.但是，由于v0所在的层间介质层中需要容纳hir层，v0所在的层间介质层的厚度难以减小，这导致v0的高度也难以减小，相应容易增加电流从m1到m0的流通路径，进而容易增大v0的rc(电阻电容)延迟，导致中段rc没有得到改善，器件的性能不佳，而且，hir层的cd通常较大，将hir层制作在金属层间介质层中，还占用较多的芯片面积，进而导致电路面积的浪费。
17.为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，在所述开口底部的衬底顶面形成导电层，用于作为电阻结构，与将电阻结构制作在金属互连线或导电插塞所在的层间介质(imd)层中相比，本发明实施例将电阻结构制作在相邻所述沟道结构之间的衬底顶面，不但将电阻结构从中段或后段的金属层间介质层中解放出来，相应能够降低金属互连线和导电插塞的高度，从而得到最优化的中段rc(电阻电容)，进而优化了半导体结构的性能，而且通过使电阻结构形成在相邻所述沟道结构之间的衬底顶面，还能够减小hir(high-resistor，高阻)电路的面积，相应满足器件尺寸微缩的需求。
18.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
19.图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
20.参考图1和图2，图1为剖面图，图2为图1对应的局部俯视图，提供衬底100和分立于所述衬底100上的沟道结构110、以及位于所述沟道结构110侧部的衬底100上的覆盖层140。衬底100用于为后续制程提供工艺平台。
21.本实施例中，所述衬底100为硅衬底，所述衬底100的材料包括硅。所述衬底100的材料包括硅，从而后续能够利用自对准金属硅化物工艺在相邻沟道结构110之间的衬底100顶面上形成导电层，用于作为电阻结构。
22.在器件工作时，沟道结构110用于提供晶体管的导电沟道。本实施例中，所述沟道
结构110的数量为多个，多个所述沟道结构110之间平行间隔排列。
23.作为一种示例，所述沟道结构110为鳍部。相应地，所述鳍部用于形成鳍式场效应晶体管(finfet)。本实施例中，鳍部的材料与衬底100的材料相同，鳍部的材料为硅。其他实施例中，鳍部的材料还可以是其他适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
24.另一些实施例中，所述沟道结构与所述衬底间隔设置，所述沟道结构包括一个或多个间隔设置的沟道层。后续形成的栅极结构覆盖所述沟道结构的部分顶部且包围所述沟道层。相应地，所述沟道层用于形成全包围栅极(gaa)晶体管或叉型栅极晶体管(forksheet)。在所述实施例中，在提供衬底和分立于衬底上的沟道结构的步骤中，所述衬底上还形成有一个或多个间隔设置的牺牲层，所述牺牲层与沟道层间隔设置，所述牺牲层位于沟道层与衬底之间或位于相邻的沟道层之间，所述牺牲层用于支撑所述沟道层，从而后续去除牺牲层后，能够实现沟道层的间隔悬空设置，牺牲层还用于为形成栅极结构占据空间位置。
25.本实施例中，提供衬底100的步骤中，所述衬底100中还形成有电源轨道线120，所述电源轨道线120为长条形结构，所述电源轨道线120和沟道结构110的延伸方向(如图2中x方向所示)相平行，且所述电源轨道线120和所述沟道结构110之间具有间隔。
26.电源轨道线120用于为芯片的不同组件提供电源。本实施例中，所述电源轨道线120位于所述衬底100中，所述电源轨道线120为埋入式电源轨(buried power rails，bpr)，有利于释放后段互连的布线资源，并且有利于降低标准单元的高度，以满足持续不断的逻辑芯片微缩的需要，此外，埋入式电源轨采用节距微缩而增加后段(back end of line，beol)电阻的技术，还有利于提供较低的电阻局部电流分布。
27.在半导体领域中，后续通常还需要形成与电源轨道线120的顶面相接触的电源轨接触塞，通过使衬底100中还形成有电源轨道线120，从而在后续形成位于衬底100顶面的电阻结构后，能够在同一工艺制程中形成所述电源轨接触塞和与电阻结构相接触的电阻接触塞，也就是能够利用形成电源轨接触塞的工艺制程形成所述电阻接触塞，以将电阻结构的电性连接出去，相应无需额外进行一道工艺制程形成电阻接触塞，不仅对现有工艺制程的改动小，有利于降低工艺风险，而且还有利于提高工艺整合度、简化工艺流程，进而有利于节约成本、提高生产制造效率。
28.本实施例中，所述电源轨道线120的顶面与衬底100的顶面相齐平，从而使衬底100能够暴露出电源轨道线120的顶面，以便于后续形成与所述电源轨道线120的顶面相接触的电源接触塞。
29.所述电源轨道线120的材料为导电材料。本实施例中，电源轨道线120的材料为金属材料，包括co、w、ni和ru中的一种或多种。所述电源轨道线120的材料的电阻率低，有利于改善rc延迟、提高芯片的处理速度。
30.本实施例中，所述电源轨道线120的侧壁与衬底100之间还形成有绝缘层(图未示)，所述绝缘层用于实现所述电源轨道线120与衬底100之间的绝缘。绝缘层的材料为绝缘材料，例如：氧化硅、氮氧化硅或氮化硅等材料。
31.本实施例中，沟道结构110的顶部还形成有硬掩膜层130。硬掩膜层130用于作为形成沟道结构110的刻蚀掩膜，硬掩膜层130保留于沟道结构110的顶部，还用于对沟道结构
110的顶部起到保护作用，以免后续工艺对沟道结构110的顶部造成损伤。本实施例中，所述硬掩膜层130的材料为氮化硅。
32.所述覆盖层140用于在后续形成开口、以及在开口下方的衬底100顶面形成导电层的过程中，对所述沟道结构110起到保护作用。
33.本实施例中，所述覆盖层140形成于所述沟道结构110和硬掩膜层130侧部的衬底100上，从而通过所述覆盖层140和所述硬掩膜层130，将所述沟道结构110的顶部和侧壁覆盖，以免沟道结构110的顶部和侧壁在后续工艺中受损。本实施例中，所述覆盖层140还覆盖所述电源轨道线120。
34.本实施例中，所述覆盖层140的材料为介质材料。介质材料具有一定的硬度，从而在后续形成贯穿相邻所述沟道结构110之间的覆盖层140的开口150的步骤中，易于对开口150的开口尺寸和形状、以及剖面形貌质量进行精确控制，相应易于对后续的电阻结构的尺寸和形貌进行精确控制；而且，与覆盖层的材料为有机材料相比，后续形成导电层的过程包括形成金属层的步骤，通过选用介质材料，还有利于防止在后续工艺中造成有机物污染的问题；此外，通过使所述覆盖层140的材料为介质材料，在后续形成电阻结构之后，能够通过在开口中形成填充介质层，并回刻蚀部分厚度的填充介质层和覆盖层的方式，形成暴露出所述沟道结构110部分侧壁的隔离结构，相应能够将形成电阻结构的制程与形成隔离结构的制程相整合，有利于简化工序、提高生产制造效率。
35.覆盖层140的材料包括氧化硅、氮氧化硅、氮化硅、无定形硅、碳化硅、碳氧化硅和碳氮氧化硅中的一种或几种。本实施例中，覆盖层140的材料为氧化硅。
36.作为一种示例，提供衬底100、沟道结构110、覆盖层140以及所述电源轨道线120的步骤包括：形成衬底100和分立于所述衬底100上的沟道结构110；在所述沟道结构110侧部的衬底100上形成第一覆盖材料层(图未示)；形成贯穿所述第一覆盖材料层和部分厚度衬底100的凹槽(图未示)，所述凹槽包括位于衬底100中的底部凹槽(图未示)和位于所述底部凹槽上的顶部凹槽(图未示)；在所述底部凹槽中形成所述电源轨道线120；在所述电源轨道线120上形成填充所述顶部凹槽的第二覆盖材料层(图未示)，所述第二覆盖材料层用于与所述第一覆盖材料层构成所述覆盖层140。
37.参考图3和图4，图3为剖面图，图4为图3对应的局部俯视图，形成贯穿相邻所述沟道结构110之间的覆盖层140的开口150，所述开口150的底部暴露出所述衬底100。
38.开口150用于定义后续电阻结构的尺寸、位置和形状。开口150的底部暴露出衬底100，从而后续能够在开口150底部的衬底100上形成导电层以作为电阻结构。
39.本实施例中，所述开口150为长条形结构，所述开口150的延伸方向(如图4中x方向所示)平行于所述沟道结构110的延伸方向。所述开口150与沟道结构110之间具有间隔，从而防止后续形成的导电层与沟道结构110相接触，还有利于防止沟道结构110在形成沟道结构110和导电层的步骤中受损。
40.本实施例中，所述开口150位于相邻沟道结构110之间的覆盖层140中，后续的导电层(即电阻结构)相应也位于相邻沟道结构110之间，从而能够利用相邻沟道结构110之间的区域形成电阻结构，有利于节省芯片面积。
41.需要说明的是，沿垂直于沟道结构110的延伸方向，开口150的尺寸w用于定义后续电阻结构的宽度，因此，开口150的尺寸w不宜过小，也不宜过大。如果所述开口150的尺寸w
过小，则对形成开口150的工艺精度要求过高、形成开口150的难度过大，而且所述开口150的尺寸w过小还容易导致开口150的深宽比过大，进而容易导致后续在开口150底部的衬底100中形成导电层的难度过大，此外，开口150的尺寸w过小还容易导致后续导电层(即电阻结构)的宽度过小，这容易导致电阻结构的阻值过大；如果所述开口150的尺寸w过大，则容易增加开口150露出沟道结构110或对沟道结构110造成损伤的风险，而且还容易导致后续电阻结构与沟道结构110的距离过近，易增加电阻结构与沟道结构110之间发生短接问题的概率，同时，开口150的尺寸w过大还容易导致电阻结构占用过多的面积，此外，开口150的尺寸w过大还容易导致电阻结构的宽度过大，进而导致电阻结构的阻值过小。为此，本实施例中，沿垂直于沟道结构110的延伸方向，开口150的尺寸w为50纳米至1000纳米。
42.本实施例中，形成所述开口150的步骤包括：在所述覆盖层140和硬掩膜层130上形成图形层(图未示)，所述图形层中形成有位于相邻沟道结构110之间区域上方的图形开口(图未示)；以所述图形层为掩膜，沿所述图形开口刻蚀所述覆盖层140；去除所述图形层。
43.本实施例中，所述图形层的材料包括光刻胶，形成所述图形层的过程包括曝光、显影等光刻工艺。
44.本实施例中，采用各向异性的干法刻蚀工艺，刻蚀相邻所述沟道结构110之间的所述覆盖层140，形成所述开口150。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，刻蚀精度和刻蚀剖面控制性较高，有利于提高图形传递的精度，相应有利于使开口150的尺寸和形貌满足工艺要求。
45.本实施例中，采用灰化工艺和湿法去胶工艺中的一种或两种，去除图形层。
46.参考图5和图6，图5为剖面图，图6为图5对应的局部俯视图，在所述开口150底部的衬底100顶面形成导电层，用于作为电阻结构200。
47.通过在开口150底部的衬底100顶面形成导电层，用于作为电阻结构200，与将电阻结构制作在金属互连线或导电插塞所在的层间介质(imd)层中相比，本实施例将电阻结构200制作在相邻所述沟道结构110之间的衬底100顶面，不但将电阻结构200从中段或后段的金属层间介质层中解放出来，相应能够降低金属互连线和导电插塞的高度，从而得到最优化的中段rc(电阻电容)，进而优化了半导体结构的性能，而且通过使电阻结构200形成在相邻所述沟道结构110之间的衬底100顶面，从而利用了相邻沟道结构110之间的区域，有利于减小hir(high-resistor，高阻)电路的面积，相应满足器件尺寸微缩的需求。
48.本实施例中，所述电阻结构200为hir，能够起到分压限流的作用。
49.本实施例中，所述衬底100的材料包括硅；形成所述导电层的工艺包括自对准金属硅化物(salicide)工艺。通过利用自对准金属硅化物工艺形成所述导电层，由于自对准硅化物工艺中的金属层仅会与硅材料发生反应形成金属硅化物，从而金属层仅与部分厚度的衬底100发生反应形成金属硅化物作为所述导电层，相应能够使导电层自对准(self-aligned)的形成在所述开口150下方的衬底100顶面，避免了对准引起的误差，有利于提高导电层的位置精度、降低形成导电层的难度，而且在金属层与部分厚度的衬底100发生反应后，能够选择性地将未发生反应的金属层去除，相应也有利于降低形成导电层的难度，且利用金属硅化物工艺形成导电层的过程不需使用光罩(mask)，有利于节约成本，此外，利用金属硅化物工艺形成导电层，导电层的材料相应为金属硅化物材料，与金属材料相比，金属硅化物材料的电阻更高，从而易于使电阻结构200具有较高的阻值，进而能够作为hir。
50.因此，本实施例中，所述导电层的材料为金属硅化物材料，所述导电层的材料包括tisi、nisi、cosi或niptsi。
51.本实施例中，所述导电层(即电阻结构200)为长条形结构，所述导电层的延伸方向平行于所述沟道结构110的延伸方向。本实施例中，所述导电层位于开口150下方的衬底100顶面，因此，沿垂直于所述沟道结构110的延伸方向，所述导电层(即电阻结构200)的尺寸为50纳米至1000纳米。
52.所述导电层的厚度越大，所述电阻结构200的阻值越小，因此，所述导电层的厚度不宜过小，也不宜过大。本实施例中，根据实际需要的电阻结构200的阻值以及电阻结构200的宽度等要求，所述导电层的厚度为至
53.在实际工艺中，还能够通过选用不同的导电层的材料、调节导电层的宽度和厚度等方式，调节电阻结构200的阻值，以使电阻结构200的阻值满足设计需求。
54.作为一种示例，形成所述导电层的步骤包括；在所述覆盖层140、开口150的底部和侧壁上形成金属层(图未示)；进行第一热处理，使与所述金属层接触的部分厚度衬底100和所述金属层转化成初始金属硅化物(图未示)；去除剩余的所述金属层。
55.本实施例中，金属层的材料包括ti、ni、co或nipt。本实施例中，形成金属层的工艺包括物理气相沉积工艺、电镀(ecp)工艺或化学气相沉积工艺。
56.本实施例中，除开口150底部暴露出的衬底100顶面之外，半导体结构暴露出的表面(例如：覆盖层140、硬掩膜层130)均为介质材料，因此，与金属层相接触的硅材料表面仅为所述开口150底部的衬底100顶面，相应地，在进行第一热处理时，能够仅在开口150底部的衬底100上形成金属硅化物。
57.本实施例中，第一热处理用于先在开口150下方的衬底100上形成金属硅化物，以将金属硅化物固定在工艺需求的位置处，相应定义出导电层的形成位置。本实施例中，第一热处理形成具有较高电阻率的金属硅化物。
58.本实施例中，所述第一热处理包括退火(anneal)处理。所述退火处理的工艺包括动态表面退火(dynamic surface anneal，dsa)工艺、快速热退火(rta)工艺或激光退火工艺。作为一种示例，采用rta工艺，进行所述第一热处理。rta工艺为工艺较为成熟的退火工艺，有利于提高工艺兼容性。
59.所述第一热处理的工艺温度不宜过低，也不宜过高。如果第一热处理的工艺温度过低，容易导致金属层与硅未发生反应或反应不充分，还会降低初始金属硅化物的形成质量和形成效率；如果第一热处理的工艺温度过高，容易对半导体结构产生不良影响，例如：金属硅化物在高温下容易发生扩散。为此，本实施例中，所述第一热处理的工艺温度为300℃至500℃。
60.本实施例中，由于金属层不会与所述覆盖层140或硬掩膜层130发生反应，因此，在进行退火处理后，能够选择性地去除位于所述覆盖层140和硬掩膜层130上的金属层。本实施例中，去除剩余所述金属层的工艺包括湿法刻蚀工艺。
61.本实施例中，形成所述导电层的步骤还包括：去除剩余的所述金属层后，对所述金属硅化物进行第二热处理，所述第二热处理的工艺温度高于所述第一热处理的工艺温度，第二热处理后的金属硅化物用于作为所述导电层。
62.第二热处理用于进一步调节金属硅化物的电阻率，从而调节电阻结构200的阻值。
本实施例中，第二热处理用于降低金属硅化物的电阻率。
63.第二热处理包括退火处理。退火处理的工艺包括动态表面退火工艺、快速热退火工艺或激光退火工艺。作为一种示例，采用rta工艺，进行第二热处理。
64.为使金属硅化物的电阻率满足工艺要求，以使电阻结构的阻值满足设计要求，同时为了防止对半导体结构产生不良影响，本实施例中，所述第二热处理的工艺温度为700℃至900℃。
65.结合参考图7至图9，图7为基于图5的剖面图，图8为基于图7的剖面图，图9为图8对应的局部俯视图，在形成所述电阻结构200后，所述半导体结构的形成方法还包括：在所述沟道结构110侧部的衬底100和电阻结构200上形成隔离结构160，所述隔离结构160露出所述沟道结构110的部分侧壁。
66.本实施例中，所述隔离结构160还覆盖所述电源轨道线120。
67.隔离结构160用于隔离相邻沟道结构110，隔离结构160还用于隔离衬底100或电阻结构200与后续栅极结构。本实施例中，所述沟道结构110为鳍部，所述鳍部露出于所述隔离结构160的部分用于作为有效鳍部(active fin)，有效鳍部用于提供器件工作时的导电沟道。
68.本实施例中，所述隔离结构160为浅沟槽隔离结构(sti)。
69.本实施例中，形成所述隔离结构160的步骤包括：在形成所述电阻结构200后，在所述开口150中形成填充介质层170；去除部分厚度的所述填充介质层170和覆盖层140，暴露出所述沟道结构110的部分侧壁，剩余的所述填充介质层170和覆盖层140用于作为隔离结构160。
70.通过在开口150中形成填充介质层170，并通过去除部分厚度的填充介质层170和覆盖层140的方式形成隔离结构160，从而将形成隔离结构160的工艺与形成电阻结构200的工艺相整合，提高了工艺整合度和工艺兼容性。
71.所述填充介质层170的材料也为绝缘材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。本实施例中，为了提高工艺兼容性，所述填充介质层170的材料与覆盖层140的材料相同，所述填充介质层170的材料为氧化硅。
72.本实施例中，形成填充介质层170的步骤包括：如图7所示，在开口150中填充介质材料层(图未示)，介质材料层还形成在覆盖层140上；如图8和图9所示，去除高于所述覆盖层140顶面的介质材料层，形成所述填充介质层170。
73.本实施例中，形成所述介质材料层的工艺包括流动式化学气相沉积工艺。流动式化学气相沉积工艺具有较高的间隙填充能力，有利于提高介质材料层在开口150中的填充能力和填充质量，相应提高填充介质层170的成膜质量。
74.本实施例中，去除高于所述覆盖层140顶面的介质材料层的工艺包括化学机械平坦化工艺。化学机械平坦化工艺是一种全局平坦化工艺，有利于提高填充介质层170和覆盖层140的顶面平坦度与高度一致性。
75.继续参考图8和图9，本实施例中，所述半导体结构的形成方法还包括：在所述隔离结构160上形成横跨所述沟道结构110的栅极结构190、位于所述栅极结构190两侧沟道结构110中的源漏掺杂区180、以及位于所述栅极结构190侧部的隔离结构160上且覆盖源漏掺杂区180的层间介质层210。
76.本实施例中，在器件工作时，所述栅极结构190用于控制导电沟道的开启或关断。
77.本实施例中，所述栅极结构190为金属栅极结构。本实施例中，所述栅极结构190包括高k栅介质层(图未示)、位于高k栅介质层上的功函数层(图未示)和位于所述功函数层上的栅电极层(图未示)。
78.本实施例中，所述沟道结构110为鳍部，所述栅极结构190相应横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。在其他实施例中，当所述沟道结构包括一个或多个间隔设置的沟道层时，所述栅极结构相应覆盖所述沟道结构的部分顶部且包围所述沟道层。
79.本实施例中，所述栅极结构190还横跨电阻结构200上方的隔离结构160。
80.本实施例中，栅极结构190位于隔离结构160上。栅极结构190的延伸方向(如图9中y方向所示)垂直于沟道结构110、电阻结构200和电源轨道线120的延伸方向(如图9中x方向所示)。
81.源漏掺杂区180用于在器件工作时提供载流子源。当形成nmos器件时，源漏掺杂区180中掺杂有n型离子；当形成pmos器件时，源漏掺杂区180中掺杂有p型离子。本实施例中，如图8所示，沿栅极结构190的延伸方向，位于多个所述沟道结构110中的所述源漏掺杂区180相接触。
82.层间介质层210用于隔离相邻器件。层间介质层210的材料为绝缘材料，包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，层间介质层210的材料为氧化硅。
83.本实施例中，所述源漏掺杂区180与所述层间介质层210之间、以及所述隔离结构160与层间介质层210之间还形成有接触刻蚀停止层(contact etch stop layer，cesl)(图未示)。在后续形成贯穿所述源漏掺杂区180顶部的层间介质层210的源漏互连层的步骤中，所述接触刻蚀停止层用于暂时定义刻蚀的停止位置，从而提高刻蚀的一致性、减少源漏掺杂区180受损的几率。本实施例中，接触刻蚀停止层的材料为氮化硅。
84.结合参考图10至图11，图10为剖面图，图11为图10对应的局部俯视图，形成贯穿所述电阻结构200顶部的层间介质层210和隔离结构160的电阻接触塞(via-high resistor，vhr)220，所述电阻接触塞220与所述电阻结构200相接触。
85.所述电阻接触塞220用于实现所述电阻结构200与外部电路或其他互连结构之间的电连接。
86.本实施例中，所述电阻结构200为长条型结构，所述电阻结构200包括第一连接端(未标示)、以及沿电阻结构200延伸方向与第一连接端相背的第二连接端(未标示)。第一连接端和第二连接端用于作为电阻结构200与电阻接触塞220相连的接触端。因此，本实施例中，电阻接触塞220包括与第一连接端相接触的第一电阻接触塞220(a)、以及与第二连接端相接触的第二电阻接触塞220(b)。
87.本实施例中，所述电阻接触塞220(第一电阻接触塞220(a)和第二电阻接触塞220(b))位于相邻栅极结构190之间的区域，有利于节省半导体结构占用的面积。
88.本实施例中，形成电阻接触塞220的步骤中，形成方法还包括：形成贯穿电源轨道线120顶部的层间介质层210和隔离结构160的电源轨接触塞(via-buried power rail，vbpr)230，所述电源轨接触塞230与电源轨道线120相接触。
89.在半导体领域中，通常需要形成与所述电源轨道线120的顶面相接触的所述电源
轨接触塞230，通过在相邻沟道结构110之间的衬底100顶面形成所述电阻结构200，从而能够在同一工艺制程中形成所述电源轨接触塞230和与电阻接触塞220，也就是能够利用形成电源轨接触塞230的工艺制程形成所述电阻接触塞220，以将电阻结构200的电性连接出去，相应无需额外进行一道工艺制程形成电阻接触塞220，仅需要调整形成电源轨接触塞230的掩膜图形的设计，不仅对现有工艺制程的改动小，有利于降低工艺风险，而且还有利于提高工艺整合度、简化工艺流程，进而有利于节约成本、提高生产制造效率。
90.本实施例中，所述半导体结构的形成方法还包括：形成贯穿所述源漏掺杂区180顶部的层间介质层210的源漏互连层240(如图10所示)，所述源漏互连层240与所述源漏掺杂区180相接触，沿所述栅极结构190的延伸方向上，所述源漏互连层240与所述电源轨接触塞230相接触。
91.源漏互连层240与所述源漏掺杂区180相接触，从而使源漏掺杂区180与外部电路或其他互连结构之间实现电连接。本实施例中，所述源漏互连层240与电源轨接触塞230相接触，从而使得源漏掺杂区180与电源轨道线120之间实现电性连接，进而在器件工作时，能够通过电源轨道线120对源漏掺杂区180进行供电。
92.作为一种示例，所述源漏互连层240与所述电源轨接触塞230为一体型结构，从而提高所述电源轨接触塞230和源漏互连层240之间的接触性能。
93.本实施例中，所述源漏互连层240、电源轨接触塞230和所述电阻接触塞220的材料相同，包括w、co、ru以及ni中的一种或几种。
94.需要说明的是，本实施例以电阻接触塞220与源漏互连层240之间未相接触作为示例。在其他实施例中，根据实际的设计要求，电阻接触塞和源漏互连层之间也可以相接触。在其他实施例中，当电阻接触塞和源漏互连层之间相接触时，位于电阻接触塞两侧的栅极结构相应作为伪栅(dummy gate)。
95.继续参考图11，本实施例中，所述半导体结构的形成方法还包括：形成与电阻接触塞220(第一电阻接触塞220((a)和第二电阻接触塞220(b))电连接的电阻互连线250。
96.所述电阻互连线250用于使电阻结构200与后段互连结构实现电连接。
97.本实施例中，电阻互连线250的延伸方向与栅极结构190的延伸方向相同，所述电阻互连线250位于相邻栅极结构190之间的区域，有利于节省半导体结构占用的面积。
98.电阻互连线250的材料为导电材料，例如：w、co、ni或cu等材料。
99.相应的，本发明还提供一种半导体结构。参考图10和图11，图10为剖面图，图11为图10对应的局部俯视图，示出了本发明半导体结构一实施例的结构示意图。
100.所述半导体结构包括：衬底100；沟道结构110，分立于所述衬底100上；导电层，位于相邻所述沟道结构110之间的衬底100顶面，所述导电层用于作为电阻结构200。
101.与将电阻结构制作在金属互连线或导电插塞所在的层间介质(imd)层中相比，本实施例将电阻结构200制作在相邻沟道结构110之间的衬底100顶面，不但将电阻结构200从中段或后段的金属层间介质层中解放出来，相应能够降低金属互连线和导电插塞的高度，从而得到最优化的中段rc(电阻电容)，进而优化了半导体结构的性能，而且通过使电阻结构200形成在相邻所述沟道结构110之间的衬底100顶面，从而利用了相邻沟道结构110之间的区域，还能够减小hir(high-resistor，高阻)电路的面积，相应满足器件尺寸微缩的需求。
102.衬底100用于为工艺制程提供平台。本实施例中，衬底100为硅衬底，衬底100的材料包括硅。衬底100的材料包括硅，从而能够利用自对准金属硅化物工艺在相邻沟道结构110之间的衬底100顶面上形成导电层，用于作为电阻结构200。
103.在器件工作时，沟道结构110用于提供晶体管的导电沟道。本实施例中，所述沟道结构110的数量为多个，多个所述沟道结构110之间平行间隔排列。
104.作为一种示例，所述沟道结构110为鳍部。相应地，所述鳍部用于形成鳍式场效应晶体管(finfet)。本实施例中，鳍部的材料与衬底100的材料相同，鳍部的材料为硅。其他实施例中，鳍部的材料还可以是其他适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
105.另一些实施例中，所述沟道结构与所述衬底间隔设置，所述沟道结构包括一个或多个间隔设置的沟道层。相应地，所述沟道层用于形成全包围栅极(gaa)晶体管或叉型栅极晶体管(forksheet)。
106.本实施例中，所述半导体结构还包括：电源轨道线120，位于所述衬底100中，所述电源轨道线120和沟道结构110的延伸方向(如图11中x方向所示)相平行，且所述电源轨道线120和沟道结构110之间具有间隔。
107.电源轨道线120用于为芯片的不同组件提供电源。本实施例中，所述电源轨道线120位于所述衬底100中，所述电源轨道线120为埋入式电源轨(bpr)，有利于释放后段互连的布线资源，并且有利于降低标准单元的高度，以满足持续不断的逻辑芯片微缩的需要，此外，埋入式电源轨采用节距微缩而增加后段电阻的技术，还有利于提供较低的电阻局部电流分布。
108.在半导体领域中，半导体结构通常还包括与电源轨道线120的顶面相接触的电源轨接触塞，通过使半导体结构还包括位于衬底100中的所述电源轨道线120，从而能够在同一工艺制程中形成所述电源轨接触塞和与电阻结构200相接触的电阻接触塞，也就是能够利用形成电源轨接触塞的工艺制程形成所述电阻接触塞，以将电阻结构200的电性连接出去，相应无需额外进行一道工艺制程形成电阻接触塞，不仅对现有工艺制程的改动小，有利于降低工艺风险，而且还有利于提高工艺整合度、简化工序，进而有利于节约成本、提高生产效率。
109.本实施例中，所述电源轨道线120的顶面与衬底100的顶面相齐平，从而使衬底100能够暴露出电源轨道线120的顶面，以便于形成与所述电源轨道线120的顶面相接触的电源接触塞。
110.所述电源轨道线120的材料为导电材料。本实施例中，电源轨道线120的材料为金属材料，包括co、w、ni和ru中的一种或多种。所述电源轨道线120的材料的电阻率低，有利于改善rc延迟、提高芯片的处理速度。
111.本实施例中，所述半导体结构还包括：位于所述电源轨道线120的侧壁与所述衬底100之间的绝缘层(图未示)，绝缘层用于实现电源轨道线120与所述衬底100之间的绝缘。
112.本实施例中，所述电阻结构200为hir(high-resistor，高阻)，能够起到分压限流的作用。
113.本实施例中，衬底100的材料包括硅，导电层的材料包括金属硅化物，相应地，导电层的形成工艺包括自对准金属硅化物(salicide)工艺。通过利用自对准金属硅化物工艺形
成导电层，由于自对准硅化物工艺中的金属层仅会与硅材料发生反应形成金属硅化物，从而金属层仅与部分厚度的衬底100发生反应形成金属硅化物作为导电层，相应能够使导电层自对准的形成在相邻沟道结构100之间的部分衬底100顶面，避免了对准引起的误差，有利于提高导电层的位置精度、降低形成导电层的难度，而且在金属层与部分厚度的衬底100发生反应后能够选择性地将未发生反应的剩余金属层去除，相应也有利于降低形成导电层的难度，且利用金属硅化物工艺形成导电层的过程不需使用光罩(mask)，有利于节约成本，此外，导电层的材料为金属硅化物材料，与金属材料相比，金属硅化物材料的电阻更高，从而有利于使电阻结构200具有较高的阻值，进而能够作为hir。
114.本实施例中，所述导电层的材料为金属硅化物材料，所述导电层的材料包括tisi、nisi、cosi或niptsi。
115.所述导电层为长条形结构，所述导电层(即电阻结构200)的延伸方向平行于所述沟道结构110的延伸方向。
116.沿垂直于所述沟道结构110的延伸方向，所述导电层的尺寸不宜过小，也不宜过大。如果所述导电层的尺寸过小，则对导电层的形成工艺的精度要求过高、形成导电层的难度过大，而且，导电层的尺寸过小还容易导致电阻结构200的阻值过大；如果所述导电层的尺寸过大，则在导电层的形成过程中，容易增加对沟道结构110造成损伤的风险，而且还容易导致导电层与沟道结构110的距离过近，容易增加电阻结构200与沟道结构110之间发生短接问题的概率，同时，导电层的尺寸过大还容易导致电阻结构200占用过多的面积，此外，导电层的尺寸过大还容易电阻结构200的阻值过小。为此，本实施例中，沿垂直于沟道结构110的延伸方向，所述导电层的尺寸为50纳米至1000纳米。
117.所述导电层的厚度越大，所述电阻结构200的阻值越小，因此，所述导电层的厚度不宜过小，也不宜过大。本实施例中，根据实际需要的电阻结构200的阻值、以及电阻结构200的宽度等，所述导电层的厚度为至
118.在实际工艺中，还能够通过选用不同的导电层的材料、调节导电层的宽度和厚度等方式，来调节电阻结构200的阻值，以使电阻结构200的阻值满足设计需求。
119.本实施例中，所述半导体结构还包括：隔离结构160，位于所述沟道结构110侧部的衬底100和电阻结构120上，所述隔离结构120的顶面低于所述沟道结构110的顶面。本实施例中，所述隔离结构160还覆盖所述电源轨道线120。
120.隔离结构160用于隔离相邻沟道结构110，隔离结构160还用于隔离衬底100或电阻结构200与栅极结构。本实施例中，所述沟道结构110为鳍部，所述鳍部露出于所述隔离结构160的部分用于作为有效鳍部(active fin)，有效鳍部用于提供器件工作时的导电沟道。
121.本实施例中，所述隔离结构160为浅沟槽隔离结构(sti)。所述隔离结构160的材料为绝缘材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。
122.本实施例中，所述隔离结构160包括：填充介质层170，位于电阻结构200上；覆盖层140，位于沟道结构110和填充介质层170侧部的衬底100上。
123.其中，导电层的形成步骤包括：在沟道结构110露出的衬底100上形成覆盖层140；形成贯穿相邻沟道结构110之间覆盖层的开口；在开口下方的衬底100顶面形成导电层；本实施例中，所述覆盖层140的材料为介质材料，覆盖层140被保留在半导体结构中用于构成隔离结构160，从而能够将形成电阻结构200和形成隔离结构160的工艺相整合，提高了工艺
整合度和工艺兼容性。
124.所述填充介质层170用于填充所述开口，从而能够通过回刻蚀部分厚度的填充介质层170和覆盖层140的方式，形成所述隔离结构160。本实施例中，所述填充介质层170的材料与覆盖层140的材料相同，所述填充介质层170的材料为氧化硅。
125.本实施例中，栅极结构190，位于所述隔离结构160上且横跨所述沟道结构110；源漏掺杂区180，位于所述栅极结构190两侧的所述沟道结构110中；层间介质层210，位于所述栅极结构190侧部的隔离结构160上且覆盖所述源漏掺杂区180；电阻接触塞220，贯穿所述电阻结构200顶部的层间介质层210和隔离结构160，所述电阻接触塞220与所述电阻结构200相接触。
126.本实施例中，在器件工作时，所述栅极结构190用于控制导电沟道的开启或关断。
127.本实施例中，所述栅极结构190为金属栅极结构。本实施例中，所述栅极结构190包括高k栅介质层(图未示)、位于高k栅介质层上的功函数层(图未示)和位于所述功函数层上的栅电极层(图未示)。
128.本实施例中，所述沟道结构110为鳍部，所述栅极结构190相应横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。在其他实施例中，当所述沟道结构包括一个或多个间隔设置的沟道层时，所述栅极结构相应覆盖所述沟道结构的部分顶部且包围所述沟道层。
129.本实施例中，所述栅极结构190还横跨电阻结构200上方的隔离结构160。
130.本实施例中，栅极结构190位于隔离结构160上。栅极结构190的延伸方向(如图11中y方向所示)垂直于沟道结构110、电阻结构200和电源轨道线120的延伸方向(如图11中x方向所示)。
131.源漏掺杂区180用于在器件工作时提供载流子源。当形成nmos器件时，源漏掺杂区180中掺杂有n型离子；当形成pmos器件时，源漏掺杂区180中掺杂有p型离子。
132.本实施例中，沿栅极结构190的延伸方向，位于多个所述沟道结构110中的所述源漏掺杂区180相接触(如图10所示)。
133.层间介质层210用于隔离相邻器件。层间介质层210的材料为绝缘材料。本实施例中，层间介质层210的材料为氧化硅。
134.本实施例中，所述半导体结构还包括：接触刻蚀停止层(cesl)(图未示)，位于所述源漏掺杂区180与所述层间介质层210之间、以及所述隔离结构160与所述层间介质层210之间。在形成贯穿所述源漏掺杂区180顶部的层间介质层210的源漏互连层的步骤中，所述接触刻蚀停止层用于暂时定义刻蚀的停止位置，从而提高刻蚀的一致性、以及减少源漏掺杂区180受损的几率。本实施例中，接触刻蚀停止层的材料为氮化硅。
135.所述电阻接触塞(via-high resistor，vhr)220用于实现所述电阻结构200与外部电路或其他互连结构之间的电连接。
136.本实施例中，电阻结构200为长条型结构，电阻结构200包括第一连接端(未标示)、以及沿电阻结构200延伸方向与第一连接端相背的第二连接端(未标示)。第一连接端和第二连接端用于作为电阻结构200与电阻接触塞220相连的接触端，从而通过电阻接触塞220将电阻结构200与外部电路或其他互连结构电连接。
137.因此，本实施例中，所述电阻接触塞220包括与第一连接端相接触的第一电阻接触塞220(a)、以及与第二连接端相接触的第二电阻接触塞220(b)。
138.本实施例中，所述电阻接触塞220(第一电阻接触塞220(a)和第二电阻接触塞220(b))位于相邻栅极结构190之间的区域，有利于节省半导体结构占用的面积。
139.需要说明的是，本实施例中，所述半导体结构还包括：电源轨接触塞(via-buried power rail，vbpr)230，贯穿所述电源轨道线120顶部的层间介质层210和隔离结构160，且与所述电源轨道线120相接触。
140.在半导体领域中，通常需要形成与所述电源轨道线120的顶面相接触的所述电源轨接触塞230，本实施例中，电阻结构200位于相邻沟道结构110之间的衬底100顶面，从而能够在同一工艺制程中形成所述电源轨接触塞230和与电阻接触塞220，也就是能够利用形成电源轨接触塞230的工艺制程形成所述电阻接触塞220，以将电阻结构200的电性连接出去，相应无需额外进行一道工艺制程形成电阻接触塞220，仅需要调整形成电源轨接触塞230的掩膜图形的设计，不仅对现有工艺制程的改动小，有利于降低工艺风险，而且还有利于提高工艺整合度、简化工艺流程，进而有利于节约成本、提高生产制造效率。
141.本实施例中，所述半导体结构还包括：源漏互连层240，贯穿所述源漏掺杂区180顶部的层间介质层210且与所述源漏掺杂区180相接触，沿所述栅极结构190的延伸方向上，所述源漏互连层240与所述电源轨接触塞220相接触。
142.源漏互连层240与所述源漏掺杂区180相接触，从而使源漏掺杂区180与外部电路或其他互连结构之间实现电连接。
143.所述源漏互连层240与所述电源轨接触塞230相接触，从而使得源漏掺杂区180与电源轨道线120之间实现电性连接，进而在器件工作时，能够通过电源轨道线120对源漏掺杂区180进行供电。
144.作为一种示例，所述源漏互连层240与所述电源轨接触塞230为一体型结构，从而有利于提高所述电源轨接触塞230和源漏互连层240之间的接触性能。
145.本实施例中，所述源漏互连层240、电源轨接触塞230和所述电阻接触塞220的材料相同，包括w、co、ru以及ni中的一种或几种。
146.需要说明的是，本实施例以电阻接触塞220与源漏互连层240之间未相接触作为示例。在其他实施例中，根据实际的设计要求，电阻接触塞和源漏互连层之间也可以相接触。在其他实施例中，当电阻接触塞和源漏互连层之间相接触时，位于电阻接触塞两侧的栅极结构相应作为伪栅(dummy gate)。
147.本实施例中，所述半导体结构还包括：电阻互连线250，与所述电阻接触塞220(第一电阻接触塞220(a)和第二电阻接触塞220(b))电连接。
148.所述电阻互连线250用于使电阻结构200与后段互连结构实现电连接。
149.本实施例中，电阻互连线250的延伸方向与栅极结构190的延伸方向相同，所述电阻互连线250位于相邻栅极结构190之间的区域，有利于节省半导体结构占用的面积。
150.电阻互连线250的材料为导电材料，例如：w、co、ni或cu等材料。
151.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
152.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所
限定的范围为准。