三维nand存储器及其制备方法
技术领域
1.本发明属于半导体设计及制造技术领域，特别是涉及一种三维nand存储器及其制备方法。
背景技术：
2.随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3d)存储器结构应运而生，例如3d nor(3d或非)闪存和3d nand(3d与非)闪存，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。
3.在3d nand存储器制备过程中，一般先形成由介质层和牺牲层交替堆叠形成的堆叠结构，该堆叠结构包括核心存储区、字线连接区及底部选择栅引出区。核心存储区，用于信息的存储；字线连接区，位于核心存储区外，用于向核心存储区传输控制信息，以实现信息在所述核心存储区的读写；底部选择栅引出区，位于字线连接区外，用于向核心存储区的底部选择栅传输控制信息。其中，字线连接区及底部选择栅引出区一般会设置贯穿堆叠结构的支撑柱，用于对堆叠结构进行支撑，避免堆叠结构出现坍塌。
4.现有的支撑柱一般通过形成圆形支撑孔并在圆形支撑孔中填入绝缘支撑材料形成，但是随着堆叠结构堆叠层数的增加，圆形支撑孔的刻蚀难度逐渐增大，需要有足够大的顶部尺寸来保证支撑孔可以刻蚀至底部，但较大的顶部尺寸即使打开了底部，也会因为刻蚀的负载效应导致支撑孔的底部形状发生变化，这种较差的保形性对支撑柱在底部附近的支撑效果有负面影响，容易导致堆叠结构出现坍塌，同时较大顶部尺寸还会使支撑孔的bow尺寸更大，挤压后续工艺的工艺窗口，所以在支撑孔的深孔刻蚀工艺中，得到满足工艺条件的支撑孔面临很大的挑战。
技术实现要素：
5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维nand存储器及其制备方法，用于解决现有技术中三维nand存储器采用圆形支撑柱对堆叠结构进行支撑，容易出现坍塌、挤压后续工艺的工艺窗口等的问题。
6.为实现上述目的及其他相关目的，本发明提供一种三维nand存储器的制备方法，所述制备方法包括：
7.提供基底，并在所述基底上形成由介质层和牺牲层交替堆叠的叠层结构，所述叠层结构包括核心存储区及字线连接区；
8.在所述核心存储区形成沟道孔，并在所述沟道孔中形成存储器膜及沟道层；
9.在所述字线连接区形成支撑孔，所述支撑孔包括沿第一方向延伸的第一支撑孔及沿第二方向延伸且与所述第一支撑孔连通的第二支撑孔，所述第一方向与所述第二方向互
相垂直，其中所述第一支撑孔沿所述第一方向的顶部长度大于所述第一支撑孔沿所述第二方向的顶部长度，所述第二支撑孔沿所述第二方向的顶部长度大于所述第二支撑孔沿所述第一方向的顶部长度；
10.在所述支撑孔中填充绝缘支撑材料，形成支撑柱。
11.可选地，所述叠层结构还包括底部选择栅引出区；在所述字线连接区形成所述支撑孔时，还包括在所述底部选择栅引出区形成所述支撑孔。
12.可选地，所述第一支撑孔沿所述第一方向的顶部长度是所述第一支撑孔沿所述第二方向的顶部长度的两倍以上，所述第二支撑孔沿所述第二方向的顶部长度是所述第二支撑孔沿所述第一方向的顶部长度的一倍到两倍之间。
13.可选地，所述第一支撑孔沿所述第二方向的顶部长度与所述第二支撑孔沿所述第一方向的顶部长度一致。
14.可选地，所述第一支撑孔沿所述第一方向的顶部长度介于730nm～770nm之间，所述第一支撑孔沿所述第二方向的顶部长度介于180nm～220nm之间，所述第二支撑孔沿所述第二方向的顶部长度介于300nm～340nm之间，所述第二支撑孔沿所述第一方向的顶部长度介于180nm～220nm之间。
15.可选地，所述制备方法还包括：去除所述叠层结构的所述牺牲层，在相邻的所述介质层之间形成间隙；在所述间隙中填充栅极层。
16.可选地，去除所述牺牲层包括步骤：在所述叠层结构中形成栅线隔槽；通过所述栅线隔槽，采用湿法腐蚀工艺去除所述牺牲层。
17.可选地，沿所述第一方向延伸的第一支撑孔与所述栅线隔槽互相平行。
18.本发明还提供一种三维nand存储器，包括：
19.基底；
20.堆叠结构，形成于所述基底上，所述堆叠结构包括核心存储区及字线连接区，所述核心存储区具有沟道孔，所述沟道孔中形成有存储器膜及沟道层，所述字线连接区具有贯穿所述字线连接区的支撑孔，所述支撑孔中填充有支撑柱；
21.其中，所述支撑孔包括沿第一方向延伸的第一支撑孔及沿第二方向延伸且与所述第一支撑孔连通的第二支撑孔，所述第一方向与所述第二方向互相垂直，其中所述第一支撑孔沿所述第一方向的顶部长度大于所述第一支撑孔沿所述第二方向的顶部长度，所述第二支撑孔沿所述第二方向的顶部长度大于所述第二支撑孔沿所述第一方向的顶部长度。
22.可选地，所述存储器还包括：底部选择栅引出区，位于所述字线连接区外，所述底部选择栅引出区具有所述支撑孔，所述支撑孔中填充有所述支撑柱。
23.可选地，所述字线连接区包括阶梯结构，所述阶梯结构上及所述底部选择栅引出区覆盖有绝缘层，所述绝缘层中具有通孔，所述通孔中填充有导电层，所述字线连接区的所述导电层形成字线导线层，所述底部选择栅引出区的所述导电层形成底部选择栅导电层，所述字线导电层与所述阶梯结构中的所述栅极层连接。
24.可选地，所述第一支撑孔沿所述第一方向的顶部长度是所述第一支撑孔沿所述第二方向的顶部长度的两倍以上，所述第二支撑孔沿所述第二方向的顶部长度是所述第二支撑孔沿所述第一方向的顶部长度的一倍到两倍之间。
25.可选地，所述第一支撑孔沿所述第二方向的顶部长度与所述第二支撑孔沿所述第
一方向的顶部长度一致。
26.可选地，所述第一支撑孔沿所述第一方向的顶部长度介于730nm～770nm之间，所述第一支撑孔沿所述第二方向的顶部长度介于180nm～220nm之间，所述第二支撑孔沿所述第二方向的顶部长度介于300nm～340nm之间，所述第二支撑孔沿所述第一方向的顶部长度介于180nm～220nm之间。
27.可选地，所述堆叠结构包括交替层叠的栅极层及介质层，所述堆叠结构中还形成有栅线隔槽。
28.可选地，沿所述第一方向延伸的第一支撑孔与所述栅线隔槽互相平行。
29.如上所述，本发明的三维nand存储器及其制备方法，具有以下有益效果：
30.通过在相邻栅线隔槽区域之间设置支撑孔，且设置所述第一支撑孔沿所述第一方向的顶部长度x1大于所述第一支撑孔沿所述第二方向的顶部长度y1，所述第二支撑孔沿所述第二方向的顶部长度y2大于所述第二支撑孔沿所述第一方向的顶部长度x2，有效提高支撑孔的开孔面积，降低高深宽比深孔刻蚀的难度，提高孔的保形性；同时将支撑孔设置为互相垂直的形式，可有效降低刻蚀过程中，非垂直的刻蚀离子在掩膜及孔壁上的撞击反射效果，缓解支撑孔的bow尺寸，使其不会挤压后续工艺的工艺窗口；最后，相邻第二支撑孔之间可设置器件的功能导电孔区域，从而在不牺牲功能导电孔区域的前提下有效增大了支撑孔的开孔面积。
附图说明
31.图1显示为现有的三维nand存储器中支撑柱的顶部形貌sem图。
32.图2显示为现有的三维nand存储器中支撑柱的底部形貌sem图。
33.图3显示为现有的三维nand存储器中支撑柱的剖面形貌sem图。
34.图4显示为本发明实施例一的三维nand存储器的制备方法的工艺流程图。
35.图5～图16显示为本发明实施例一的三维nand存储器的制备方法各步骤所呈现的结构示意图，其中图15还显示为本发明实施例二的三维nand存储器的结构示意图。
36.图17显示为现有技术中的叠层结构中字线连接区及底部选择栅引出区的支撑柱的顶部形貌图。
37.元件标号说明
38.100
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基底
39.101
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叠层结构
40.102
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介质层
41.103
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牺牲层
42.104
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沟道孔
43.105
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存储器膜
44.106
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沟道层
45.107
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支撑孔
46.108
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第一支撑孔
47.109
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第二支撑孔
48.110
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支撑柱
49.111
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间隙
50.112
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栅极层
51.113
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栅线隔槽
52.114
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绝缘层
53.115
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字线导电层
54.116
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掺杂多晶硅层
55.117
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栅线隔槽区域
56.118
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底部选择栅导电层
57.119
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导电层
58.11
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核心存储区
59.12
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字线连接区
60.13
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底部选择栅引出区
61.14
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上部选择栅引出区
62.s1～s4
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步骤
具体实施方式
63.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
64.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
65.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
66.在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
67.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
68.在三维nand存储器的制备过程中，一般先形成由介质层和牺牲层交替堆叠形成的堆叠结构，后续会将牺牲层去除形成间隙，然后在间隙中填充栅极层。在这一过程中，为了避免在形成间隙后堆叠结构出现坍塌，通常需要形成贯穿堆叠结构的支撑孔，并在支撑孔中填充绝缘支撑材料，形成支撑柱，以在牺牲层替换为栅极层的过程中实现对堆叠结构的
支撑作用。如图1至图3所示，现有的支撑孔一般采用圆形孔，但是随着堆叠结构堆叠层数的增加，圆形支撑孔的刻蚀难度逐渐增大，只有增大圆形孔的顶部尺寸才能保证支撑孔可以刻蚀至底部，但较大的顶部尺寸即使打开了底部，也会因为刻蚀的负载效应导致支撑孔的底部形状发生变化，如图1及图2所示，在支撑孔的顶部相邻两支撑孔的间距大约为267nm，而当刻蚀至底部后相邻两支撑孔的间距大约为390nm，上下相差约120nm，这将使支撑柱的底部支撑效果变差；另一方面，如图3所示，增大圆形孔的顶部尺寸还会加重支撑孔的bow尺寸，所谓支撑孔的bow尺寸，指的是刻蚀形成的支撑孔从上向下不是逐渐减小的形状，而是在支撑孔的一段区域内(一般此区域位于支撑孔的上部区域)其尺寸大于顶部尺寸，类似于凸出的肚子，该bow尺寸会挤压后续工艺的工艺窗口，增加工艺难度，易造成漏电风险。
69.针对上述现有存在的问题，发明人经过深入研究认为，在形成高深宽比的支撑孔时，由于孔的开口尺寸较小，在刻蚀过程中，非垂直的刻蚀离子会撞在掩膜的侧壁上，然后反射至孔的侧壁，加速侧壁的刻蚀，从而形成bow，且孔越深bow尺寸则越大，基于此认知，发明人考虑设计一种新型的支撑孔形状，在增大支撑孔开口的同时降低刻蚀离子的撞击反射效果，从而形成保形性较佳且可缓解bow尺寸的支撑孔，以满足工艺要求。
70.如图4所示，本实施例提供一种三维nand存储器的制备方法，所述制备方法包括如下步骤：
71.如图4、图5及图6所示，首先进行步骤s1，提供基底100，并在所述基底100上形成由介质层102和牺牲层103交替堆叠的叠层结构101，所述叠层结构101包括核心存储区11、字线连接区12及底部选择栅引出区13。
72.所述核心存储区11，用于信息的存储，所述核心存储区11还可以包括上部选择栅引出区14，以实现向核心存储区11的上部选择栅传输控制信息；所述字线连接区12位于所述叠层结构101的端部区域，用于向所述核心存储区11传输控制信息，以实现信息在所述核心存储区11的读写；所述底部选择栅引出区13，位于所述字线连接区12外，用于向核心存储区11的底部选择栅传输控制信息。
73.作为示例，所述基底100可以根据器件的实际需求进行选择，可以包括但不限于硅基底、锗基底、硅锗基底、soi基底或者goi基底等等。
74.作为示例，可以采用如化学气相沉积法(cvd)、物理气相沉积法(pvd)或原子层沉积法(ald)等形成所述叠层结构101，所述叠层结构101的所述介质层102包括但不限于二氧化硅层，所述叠层结构101的所述牺牲层103包括但不限于氮化硅层，所述介质层102与所述牺牲层103在同一刻蚀/腐蚀工艺中具有一定的选择比。
75.如图6所示，作为示例，接续刻蚀所述字线连接区12以形成台阶结构的字线连接区并在所述字线连接区12上覆盖绝缘层114，该台阶结构可有利于后续栅极层112的引出。
76.如图4、图7及图8所示，接着进行步骤s2，在所述核心存储区11形成沟道孔104，并在所述沟道孔104中形成存储器膜105及沟道层106。
77.如图7所示，例如，可以采用光刻工艺及刻蚀工艺在所述核心区11形成沟道孔104，该沟道孔104贯穿所述叠层结构101。在形成所述沟道孔104时，保持所述字线连接区12处于遮挡状态，如采用光阻或/及硬掩膜等遮挡所述字线连接区12，使得所述字线连接区12未形成有支撑孔。然后，还可以采用选择性外延生长等方法在所述沟道孔104的底部形成掺杂多晶硅层116，且后续形成的所述沟道层106与所述掺杂多晶硅层116接触，所述掺杂多晶硅层
116可有效降低沟道层106与存储器共源极线层(图中未示出)之间的电阻。
78.如图8所示，所述存储器膜105包括阻挡层、电荷捕获层及隧穿层。作为示例，在所述沟道孔104中形成所述存储器膜105及所述沟道层106的步骤包括：在所述沟道孔104的侧壁上形成阻挡层；在所述阻挡层上形成电荷捕获层；在所述电荷捕获层上形成隧穿层；在所述隧穿层上形成所述沟道层106，所述沟道层106与所述掺杂多晶硅层116接触。所述阻挡层的材质包括但不限于二氧化硅，所述电荷捕获层的材质包括但不限氮化硅，所述隧穿层的材质包括但不限于二氧化硅，所述沟道层106的材质包括但不限于p型掺杂的多晶硅。
79.如图4、图9～图11所示，其中，图10为叠层结构中字线连接区及底部选择栅引出区的支撑孔的顶部形貌图，图9为沿图10中aa剖面线的截面图，图11为图10中虚线框b中的一个支撑孔的放大图，接着进行步骤s3，在所述字线连接区12及所述底部选择栅引出区13形成支撑孔107，所述支撑孔107包括沿第一方向延伸的第一支撑孔108及沿第二方向延伸且与所述第一支撑孔连通108的第二支撑孔109，所述第一方向与所述第二方向互相垂直，其中所述第一支撑孔沿108所述第一方向的顶部长度x1大于所述第一支撑孔108沿所述第二方向的顶部长度y1，所述第二支撑孔109沿所述第二方向的顶部长度y2大于所述第二支撑孔109沿所述第一方向的顶部长度x2。所述支撑孔107可以为如图10所示的类“t”形或者类“十”形或类“l形”。本实施例优选为类“t”形。
80.这里需要说明的是所述叠层结构101的层叠层数、沟道孔104的刻蚀数量及分布方式、支撑孔107的刻蚀数量及分布方式等参数均是根据实际应用需求进行设置，在此不做限制。
81.通过在相邻栅线隔槽区域117之间设置支撑孔107，且使所述第一支撑孔108沿所述第一方向的顶部长度x1大于所述第一支撑孔108沿所述第二方向的顶部长度y1，所述第二支撑孔109沿所述第二方向的顶部长度y2大于所述第二支撑孔109沿所述第一方向的顶部长度x2，从而有效提高支撑孔的开孔面积，降低高深宽比深孔刻蚀的难度，提高孔的保形性；同时将支撑孔设置为互相垂直的形式，可有效降低刻蚀过程中，非垂直的刻蚀离子在掩膜及孔壁上的撞击反射效果，缓解支撑孔的bow尺寸，使其不会挤压后续工艺的工艺窗口；最后，相邻第二支撑孔109之间可设置器件的功能导电孔区域，从而在不牺牲功能导电孔区域的前提下有效增大了支撑孔的开孔面积。
82.如图10所示，作为示例，所述第一支撑孔108沿所述第一方向的顶部长度x1是所述第一支撑孔108沿所述第二方向的顶部长度y1的两倍以上，所述第二支撑孔109沿所述第二方向的顶部长度y2是所述第二支撑孔109沿所述第一方向的顶部长度x2的一倍到两倍之间。
83.如图11所以，作为示例，所述第一支撑孔108沿所述第二方向的顶部长度y1与所述第二支撑孔109沿所述第一方向的顶部长度x2一致。在本实施例中选择，所述第一支撑孔108沿所述第一方向的顶部长度x1介于730nm～770nm之间，所述第一支撑孔108沿所述第二方向的顶部长度y1介于180nm～220nm之间，所述第二支撑孔109沿所述第二方向的顶部长度y2介于300nm～340nm之间，所述第二支撑孔109沿所述第一方向的顶部长度x2介于180nm～220nm之间。这里需要说明的是所述第二支撑孔109外侧距所述第一支撑孔108外侧的距离x3可根据功能导电孔区域的需要进行不同设置，本实施例中选择x3的值介于280nm～320nm之间。
84.作为示例，可以采用光刻工艺及刻蚀工艺在所述字线连接区12及所述底部选择栅引出区13形成支撑孔107。另外，还可同时在所述上部选择栅引出区14形成所述支撑孔107，或传统的圆形支撑孔。
85.如图4及图12所示，最后进行步骤s4，在所述支撑孔107中填充绝缘支撑材料，形成支撑柱110。即所述支撑柱110的形状为互相垂直的形状，该类形的支撑柱相对于圆形的支撑柱支撑效果更好。
86.例如，可以采用如化学气相沉积法(cvd)、物理气相沉积法(pvd)或原子层沉积法(ald)等在所述支撑孔107中填充绝缘支撑材料。
87.如图13及图14所示，形成所述支撑柱110之后，还包括去除所述叠层结构101的所述牺牲层103，在相邻的所述介质层102之间形成间隙111(如图13所示)以及在所述间隙111中填充栅极层112(如图14所示)。
88.如图10及图13所示，例如，去除所述牺牲层103包括步骤：在所述叠层结构101的所述栅线隔槽区域117形成栅线隔槽113，然后通过所述栅线隔槽113，采用湿法腐蚀工艺去除所述牺牲层103。另外，在一实施例中，还包括步骤：在所述栅线隔槽113中填充材料层。所述栅线隔槽113一方面可以将多个存储单元划分成存储块(block)，另一方面，可以将共源极线层引出至顶部的电路，可增加电路设计和布局的灵活性。
89.如图16所示，作为示例，可将沿所述第一方向延伸的第一支撑孔108设置为与所述栅线隔槽113互相平行。以提高所述牺牲层103的去除效果，及后续栅极层112的沉积效果。
90.如图15至图17所示，其中，图16为本实施例的叠层结构中字线连接区及底部选择栅引出区的支撑柱的顶部形貌图，图15为沿图16中aa剖面线的截面图，图17为现有技术中的叠层结构中字线连接区及底部选择栅引出区的支撑柱的顶部形貌图，形成所述栅极层112后还包括，在所述绝缘层114中形成通孔，并在所述通孔中填充导电层，从而形成字线导电层115及底部选择栅导电层118，所述字线导电层115与所述阶梯结构中的所述栅极层112连接，以实现所述栅极层112的引出(如图15所示)。
91.如图16及图17所示，为便于理解将功能导电孔区域形成的功能柱称为导电层119，从图16中的虚线框d及图17中的虚线框c可知，本实施例的支撑孔107可通过将现有的沿第一方向及第二方向相邻的圆形支撑孔形状连接起来形成，形成本实施例的类“t”形的支撑孔，从而在不影响导电层119的工艺窗口下，有效增大支撑孔的开孔面积，同时也不会影响牺牲层的去除与栅极层的沉积。
92.在实际的应用过程中，上述三维nand存储器的制备方法还包括其他的工艺步骤，这些工艺步骤均可采用现有技术中的常规工艺实现，在此不再赘述。
93.实施例二
94.本实施例提供一种三维nand存储器，该存储器可采用上述实施例一的制备方法制备，但不仅限于实施例一所述的制备方法，只要能形成本存储器结构即可。该器件结构所能达到的有益效果请参见实施例一，以下不再赘述。
95.如图11、图15及图16所示，该结构包括：
96.基底100；
97.堆叠结构，形成于所述基底100上，所述堆叠结构包括核心存储区11及字线连接区12，所述核心存储区11具有沟道孔104，所述沟道孔中104形成有存储器膜105及沟道层106，
所述字线连接区12具有贯穿所述字线连接区12的支撑孔107，所述支撑孔107中填充有支撑柱110；
98.底部选择栅引出区13，位于所述字线连接区12外，所述底部选择栅引出区13具有所述支撑孔107，所述支撑孔107中填充有所述支撑柱110；
99.其中，所述支撑孔107包括沿第一方向延伸的第一支撑孔108及沿第二方向延伸且与所述第一支撑孔108连通的第二支撑孔109，所述第一方向与所述第二方向互相垂直，其中所述第一支撑孔108沿所述第一方向的顶部长度x1大于所述第一支撑孔108沿所述第二方向的顶部长度y1，所述第二支撑孔109沿所述第二方向的顶部长度y2大于所述第二支撑孔109沿所述第一方向的顶部长度x2。
100.作为示例，所述第一支撑孔108沿所述第一方向的顶部长度x1是所述第一支撑孔108沿所述第二方向的顶部长度y1的两倍以上，所述第二支撑孔109沿所述第二方向的顶部长度y2是所述第二支撑孔109沿所述第一方向的顶部长度x2的一倍到两倍之间。
101.作为示例，所述第一支撑孔108沿所述第二方向的顶部长度y1与所述第二支撑孔109沿所述第一方向的顶部长度x2一致。本实施例中选择，所述第一支撑孔108沿所述第一方向的顶部长度x1介于730nm～770nm之间，所述第一支撑孔108沿所述第二方向的顶部长度y1介于180nm～220nm之间，所述第二支撑孔109沿所述第二方向的顶部长度y2介于300nm～340nm之间，所述第二支撑孔109沿所述第一方向的顶部长度x2介于180nm～220nm之间。
102.如图15所示，作为示例，所述堆叠结构包括交替层叠的栅极层112及介质层102，所述堆叠结构中还形成有栅线隔槽113。
103.如图16所示，作为示例，沿所述第一方向延伸的第一支撑孔108与所述栅线隔槽113互相平行。
104.如图15所示，作为示例，所述字线连接区12包括阶梯结构，所述阶梯结构上及所述底部选择栅引出区13覆盖有绝缘层114，所述绝缘层114中具有通孔，所述通孔中填充有导电层，所述字线连接区12的所述导电层形成字线导线层115，所述底部选择栅引出区13的所述导电层形成底部选择栅导电层118，所述字线导电层115与所述阶梯结构中的所述栅极层112连接。
105.如上所述，本发明的三维nand存储器及其制备方法，具有以下有益效果：
106.通过在相邻栅线隔槽区域之间设置支撑孔，且设置所述第一支撑孔沿所述第一方向的顶部长度x1大于所述第一支撑孔沿所述第二方向的顶部长度y1，所述第二支撑孔沿所述第二方向的顶部长度y2大于所述第二支撑孔沿所述第一方向的顶部长度x2的一倍到两倍之间，有效提高支撑孔的开孔面积，降低高深宽比深孔刻蚀的难度，提高孔的保形性；同时将支撑孔设置为互相垂直的形式，可有效降低刻蚀过程中，非垂直的刻蚀离子在掩膜及孔壁上的撞击反射效果，缓解支撑孔的bow尺寸，使其不会挤压后续工艺的工艺窗口；最后，相邻第二支撑孔之间可设置器件的功能导电孔区域，从而在不牺牲功能导电孔区域的前提下有效增大了支撑孔的开孔面积。
107.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。