半导体元件的制作方法

1.本发明涉及一种半导体元件，尤其是涉及一种应用于物联网的磁阻式随机存取存储器(magnetoresistive random access memory,mram)元件。


背景技术：

2.已知，磁阻(magnetoresistance,mr)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(mram)，其优点是在不通电的情况下可以继续保留存储的数据。
3.上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,gps)的电子罗盘(electronic compass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,amr)感测元件、巨磁阻(gmr)感测元件、磁隧穿结(magnetic tunneling junction,mtj)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。


技术实现要素：

4.本发明一实施例揭露一种应用于物联网的半导体元件，其主要包含一阵列区域设于基底上以及一圈虚置磁性隧穿结(magnetic tunneling junction,mtj)图案环绕该阵列区域，其中虚置mtj图案又包含多个mtj以及一圈金属内连线图案重叠mtj并环绕阵列区域。此外半导体元件另包含一间隙设于该阵列区域以及该圈虚置mtj图案之间。
附图说明
5.图1为本发明一实施例的一半导体元件的上视图；
6.图2为图1中沿着切线aa’的剖面示意图；
7.图3为图1中沿着切线bb’的剖面示意图。
8.主要元件符号说明
9.12:基底
10.14:阵列区域
11.16:虚置磁性隧穿结图案
12.18:mram区域
13.20:逻辑区域
14.22:金属内连线图案
15.24:mtj
16.26:间隙
17.28:第一金属内连线图案
18.30:第二金属内连线图案
19.32:第三金属内连线图案
20.34:第四金属内连线图案
21.36:第一转角
22.38:第二转角
23.40:第三转角
24.42:第四转角
25.52:层间介电层
26.54:金属内连线结构
27.56:金属内连线结构
28.60:金属内连线
29.62:间隙壁
30.64:金属间介电层
31.66:金属内连线结构
32.68:停止层
33.70:金属间介电层
34.72:金属内连线
35.74:停止层
36.76:金属间介电层
37.78:金属内连线
38.80:停止层
39.82:金属间介电层
40.84:金属内连线
41.86:阻障层
42.88:金属层
43.90:下电极
44.92:固定层
45.94:阻障层
46.96:自由层
47.98:上电极
具体实施方式
48.请同时参照图1至图3，图1为本发明一实施例的一半导体元件，或更具体而言一mram元件的上视图，图2为图1中沿着切线aa’的剖面示意图，图3则为图1中沿着切线bb’的剖面示意图。如图1至图3所示，本发明的mram元件主要包含一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组。基底12上较佳定义有一阵列区域
14以及一圈虚置磁性隧穿结(magnetic tunneling junction,mtj)图案16环绕阵列区域，其中阵列区域14在本实施例中又可称之为mram巨集(mram macro)区域，阵列区域14可细部包含一mram区域18以及逻辑区域20。
49.在本实施例中，虚置磁性隧穿结图案16又细部包含多个mtj 24以及一圈金属内连线图案22重叠mtj 24并环绕阵列区域14，另外mram元件也包含一间隙26设于阵列区域14以及该圈虚置磁性隧穿结图案16之间，使虚置磁性隧穿结图案16不直接接触阵列区域14。从细部来看，该圈金属内连线图案22又包含第一金属内连线图案28以及第二金属内连线图案30沿着第一方向例如x方向延伸以及第三金属内连线图案32以及第四金属内连线图案34沿着第二方向例如y方向延伸。其中第一金属内连线图案28重叠第三金属内连线图案32于第一转角36，第一金属内连线图案28重叠第四金属内连线图案34于第二转角38，第二金属内连线图案30重叠第三金属内连线图案32于第三转角40，以及第二金属内连线图案30重叠第四金属内连线图案34于第四转角42。
50.换句话说，第一金属内连线图案28、第二金属内连线图案30、第三金属内连线图案32以及第四金属内连线图案34一同构成一矩形例如正方形或长方形环绕阵列区域14，而多个mtj 24则个别重叠第一金属内连线图案28、第二金属内连线图案30、第三金属内连线图案32以及第四金属内连线图案34。需注意的是，本实施例虽仅于阵列区域14周围形成单一一圈由mtj 24及金属内连线图案22所构成的虚置磁性隧穿结图案16，但不局限于此，依据本发明其他实施例又可调整虚置磁性隧穿结图案16的数量，例如可于阵列区域14周围形成一圈以上例如两圈甚至三圈虚置磁性隧穿结图案16，此变化型均属本发明所涵盖的范围。
51.在本实施例中，各mtj 24在上视角度下较佳包含一正方形或一长方形，且mtj 24除了重叠环绕阵列区域14的第一金属内连线图案28、第二金属内连线图案30、第三金属内连线图案32以及第四金属内连线图案34又同时重叠四个转角，包括第一转角36、第二转角38、第三转角40以及第四转角42。需注意的是，虽然本实施例中扣除四个转角外重叠各第一金属内连线图案28、第二金属内连线图案30、第三金属内连线图案32以及第四金属内连线图案34的mtj 24数量是以三个为例，但不局限于此，本发明又可依据制作工艺需求调整重叠第一金属内连线图案28、第二金属内连线图案30、第三金属内连线图案32以及第四金属内连线图案34的mtj 24数量，例如可选择设置一个或一个以上mtj 24于各第一金属内连线图案28、第二金属内连线图案30、第三金属内连线图案32以及第四金属内连线图案34下方，此实施例也属本发明所涵盖的范围。
52.另外本实施例中的各mtj 24在上视角度下虽较佳包含相同尺寸，例如相同长度以及相同宽度，但不局限于此，本发明又可依据制作工艺需求调整mtj 24的尺寸，使mtj 24间同时具有不同长度以及/或不同宽度。例如依据本发明一实施例，重叠于四个转角的各mtj 24可包含一第一尺寸，而设于四个转角以外并重叠第一金属内连线图案28、第二金属内连线图案30、第三金属内连线图案32以及第四金属内连线图案34的各mtj 24可包含不同于第一尺寸的第二尺寸，其中所谓不同尺寸可代表相同长度不同宽度或相同宽度但不同长度，这些实施例均属本发明所涵盖的范围。
53.此外不局限于上述实施例重叠mtj 24于四个转角，依据本发明一实施例mtj 24又可仅重叠环绕阵列区域14的第一金属内连线图案28、第二金属内连线图案30、第三金属内连线图案32以及第四金属内连线图案34但不重叠上述第一转角36、第二转角38、第三转角
40以及第四转角42，此实施例也属本发明所涵盖的范围。
54.如图2至图3的剖面来看，基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,mos)晶体管等主动元件、被动元件、导电层以及例如层间介电层(interlayer dielectric,ild)52等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等mos晶体管元件，其中mos晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等标准晶体管元件，层间介电层52可设于基底12上并覆盖mos晶体管，且层间介电层52可具有多个接触插塞(图未示)电连接mos晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
55.此外半导体元件另包含金属内连线结构54、56设于层间介电层52上、mtj 24设于虚置磁性隧穿结图案16以及mram区域18的金属内连线结构56上、金属内连线60设于阵列区域14的金属内连线结构56上、间隙壁62设于各mtj 24周围侧壁、金属间介电层64设于间隙壁62周围以及另一金属内连线结构66设于mtj 24及金属内连线60上。
56.在本实施例中，金属内连线结构54包含停止层68、金属间介电层70以及多个金属内连线72镶嵌于停止层68与金属间介电层70中，金属内连线结构56包含一停止层74、一金属间介电层76以及多个金属内连线78镶嵌于停止层74与金属间介电层76中，金属内连线结构66则包含一停止层80、一金属间介电层82以及金属内连线84镶嵌于停止层80以及金属间介电层82中。
57.在本实施例中，金属内连线结构54、56、66中的各金属内连线72、78、84以及金属内连线60均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层70、76、82以及/或停止层68、74、80中并彼此电连接。例如各金属内连线72较佳包含一沟槽导体，各金属内连线78较佳包含一接触洞导体，各金属内连线84较佳包含一接触洞导体，而金属内连线60较佳包含一沟槽导体。
58.此外各金属内连线72、78、84可更细部包含一阻障层86以及一金属层88，其中阻障层86可选自由钛(ti)、氮化钛(tin)、钽(ta)以及氮化钽(tan)所构成的群组，而金属层88可选自由钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属层88较佳包含铜、金属间介电层70、76、82较佳包含氧化硅、而停止层68、74、80则包含氮掺杂碳化物层(nitrogen doped carbide,ndc)、氮化硅、或氮碳化硅(silicon carbon nitride,sicn)，但不局限于此。
59.在本实施例中，形成mtj 24的方式可先依序形成一下电极90、一mtj堆叠结构、一上电极98以及一图案化掩模(图未示)于金属内连线结构56上，其中mtj堆叠结构较佳包含一固定层(pinned layer)92、一阻障层(barrier layer)94以及一自由层(free layer)96于下电极90上。在本实施例中，下电极90及上电极98较佳包含导电材料，例如但不局限于钽(ta)、氮化钽(tan)、铂(pt)、铜(cu)、金(au)、铝(al)。固定层92可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,cofeb)、钴铁(cobalt-iron,cofe)、铁(fe)、钴(co)等。此外，固定层92也可以是由反铁磁性(antiferromagnetic,afm)材料所构成者，例如铁锰(femn)、铂锰(ptmn)、铱锰(irmn)、氧化镍(nio)等，用以固定或限制邻近层的磁矩方向。阻障层94可由包含氧化物的绝缘材料所构成，例如氧化铝(alo
x
)或氧化镁(mgo)，但均不局限
于此。自由层96可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,cofeb)，但不限于此。其中，自由层96的磁化方向会受外部磁场而「自由」改变。
60.随后进行一图案转移制作工艺或光刻剂蚀刻制作工艺，例如可利用图案化掩模例如图案化光致抗蚀剂为掩模去除部分上电极98、部分mtj堆叠结构以及部分下电极90以形成虚置磁性隧穿结图案16的mtj 24，其中各mtj 24分别接触并电连接设于其下方的金属内连线78。
61.需注意的是，虽然虚置磁性隧穿结图案16以及mram区域18的mtj 24底部或下电极90均直接接触或电连接金属内连线结构56中的金属内连线78，但实际上只有设于mram区域18中的mtj 24会经由设于其下方的金属内连线78连接至其他设于基底12表面的mos晶体管元件，而虚置磁性隧穿结图案16中的mtj 24则为虚置mtj且其上与其下的金属内连线78、84也均为虚置金属内连线且不向下连接至其其他元件或导线，使虚置磁性隧穿结图案16中的mtj 24及金属内连线78、84等一同构成一虚置挡墙环绕阵列区域14。
62.另外又需注意的是，在图2与图3中设于mtj 24上方的金属内连线如金属内连线84即为图1中环绕阵列区域14的金属内连线图案22，且由于金属内连线84是以一整圈环绕的方式设于阵列区域14外围，因此以图3中沿着bb’剖面的结构来看单一金属内连线84底部较佳同时连接多个mtj 24。
63.若搭配图1上视角度结构来看，金属内连线84较佳以环状型态围绕整个阵列区域14但设于金属内连线84正下方的多个mtj 24则是以阵列方式个别排列于阵列区域14周围而非与金属内连线84般以环状型态围绕整个阵列区域14，其中mtj 24之间不相互接触且各mtj 24在上视角度下可包含矩形例如正方形或长方形。
64.综上所述，本发明主要揭露一种应用于物联网的半导体元件，其中半导体元件较佳于阵列区域或逻辑区域周围利用多个mtj以及多层堆叠的金属内连线图案层形成至少一圈虚置磁性隧穿结图案来阻隔电磁波。依据本发明的优选实施例，环绕整个阵列区域或逻辑区域的虚置磁性隧穿结图案主要用来作为隔绝电磁波的挡墙，其细部包含多个mtj以阵列方式排列于阵列区域周围以及多层金属内连线图案设于mtj上方，其中以阵列方式排列的mtj 24之间不相互接触且在图1的上视角度下呈现约略矩形，而设于mtj 24上方并同时连接多颗mtj 24的金属内连线图案22则在上视角度下呈现环形围绕整个阵列区域14。
65.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。