半导体器件的制造方法与流程

1.本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。


背景技术：

2.深沟槽mosfet器件的结构设计不同程度地决定了器件的参数性能，导通电阻ron作为其中的一个关键参数决定了器件的导通电流和功率损耗，因此降低导通电阻ron是改善器件性能的重要方法之一。单个器件的导通电阻ron主要由源区电阻r
n+
、沟道电阻r
ch
、表面电荷积累层电阻r
a
、外延层电阻r
d
以及衬底电阻r
sub
组成。其中源区电阻r
n+
和表面电荷积累层电阻r
a
很小，通常可忽略。同时，对于规格达到70v及以上的器件中，沟道电阻r
ch
在导通电阻ron中的占比很小，而外延层电阻r
d
在导通电阻ron中的占比通常在80％及以上。因此，减小外延层电阻r
d
可以有效地减小器件的导通电阻ron，改善器件性能。
3.传统的减小外延层电阻r
d
方法有三种：第一种方法通过增加外延层的掺杂浓度来减小所述外延层电阻r
d
；第二种方法通过减小所述外延层的厚度来减小所述外延层电阻r
d
；第三种方法通过增加芯片面积来增加并联单元中的电阻个数来达到降低芯片电阻的目的。然而，增加芯片面积会使单片晶圆产出的芯片数量大幅度减少，因此在工艺可调的情况下通常不会使用此方法。而降低电阻率和降低外延层厚度这两种方法会在降低导通电阻的同时降低所述器件的击穿电压bv，无法让二者达到平衡，从而影响所述器件的性能。
4.因此，需要一种方法在不降低所述击穿电压bv的同时减小深沟槽mosfet器件的导通电阻ron。


技术实现要素：

5.本发明的目的在于提供一种半导体器件的制造方法，可有效降低沟槽底部的电场强度，提高所述沟槽底部的击穿电压，以便在此基础上提高第一导电类型外延层的掺杂浓度或减薄所述第一导电类型外延层的厚度，进而在不影响所述半导体器件的其他性能的前提下减小所述半导体器件的导通电阻。
6.为了达到上述目的，本发明提供了一种半导体器件的制造方法，包括：
7.提供衬底，所述衬底上形成有第一导电类型外延层，所述第一导电类型外延层中形成有沟槽，所述第一导电类型外延层上形成有硬掩模层；
8.进行第一离子注入工艺，在所述沟槽下方的第一导电类型外延层内形成第二导电类型离子注入层；
9.进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。
10.可选的，所述半导体器件的制造方法还包括：去除所述硬掩模层，并在所述沟槽内形成栅极。
11.可选的，在所述沟槽内形成栅极的过程包括：
12.进行热氧化生长工艺，在所述沟槽的底部及侧壁上形成栅氧化层；
13.在所述沟槽内填充栅极材料层，且所述栅极材料层延伸覆盖所述沟槽两侧的所述
第一导电类型外延层的表面；
14.对所述栅极材料层进行平坦化工艺，以在所述沟槽内形成栅极。
15.可选的，所述栅氧化层的材料包括氧化硅，所述栅极材料层的材料包括多晶硅。
16.可选的，在形成所述栅极之后还包括：
17.进行第二离子注入工艺在所述第一导电类型外延层内形成第二导电类型体区，并进行第三离子注入工艺在所述第二导电类型体区的表面形成第一导电类型源区。
18.可选的，所述沟槽穿过所述第一导电类型源区和所述第二导电类型体区，所述第二导电类型离子注入层在所述第一导电类型外延层内。
19.可选的，所述第一导电类型为n型，所述第二导电类型为p型。
20.可选的，所述第一导电类型外延层的电阻率包括0.1mω～1mω。
21.可选的，所述第一导电类型外延层的厚度包括3μm～11μm。
22.可选的，所述硬掩模层的材料包括氧化硅。
23.综上所述，本发明提供一种半导体器件的制造方法，在沟槽底部的第一导电类型外延层中形成第二导电类型离子注入层并进行退火工艺，使得所述第二导电类型离子注入层和所述第一导电类型外延层的交界处形成了一层薄的pn结，从而有效降低沟槽底部的电场强度，提高所述沟槽底部的击穿电压，以便在此基础上提高所述第一导电类型外延层的掺杂浓度或减薄第一导电类型所述外延层的厚度，进而在不影响所述半导体器件的其他性能的前提下减小所述半导体器件的导通电阻。
附图说明
24.图1为本发明一实施例提供的半导体器件的制造方法的流程图；
25.图2
‑
图6为本发明一实施例提供的半导体器件的制造方法中各个步骤对应的流程图；
26.图7为本发明一实施例提供的半导体器件的制造方法中沟槽底部电场分布的仿真结果；
27.其中，附图标记如下：
28.100
‑
衬底；110
‑
第一导电类型外延层；120
‑
第二导电类型体区；130
‑
第一导电类型源区；140
‑
硬掩模层；150
‑
第二导电类型离子注入层；
29.200
‑
沟槽；210
‑
栅氧化层；220
‑
栅极。
具体实施方式
30.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
31.图1为本发明一实施例提供的半导体器件的制造方法的流程图。参阅图1，本实施例所述的半导体器件的制造方法包括：
32.步骤s01：提供衬底，所述衬底上形成有第一导电类型外延层，所述第一导电类型外延层中形成有沟槽，所述第一导电类型外延层上形成有硬掩模层；
33.步骤s02：进行第一离子注入工艺，在所述沟槽下方的第一导电类型外延层内形成
第二导电类型离子注入层；
34.步骤s03：进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。
35.下面结合图2
‑
图6详细说明本实施例提供的所述半导体器件的制造方法。
36.首先，参阅图2，执行步骤s01，提供衬底100，所述衬底100上形成有第一导电类型外延层110，所述第一导电类型外延层110中形成有沟槽200，所述第一导电类型外延层110上形成有硬掩模层140。示例性的，通过第四离子注入工艺在所述衬底100内形成第一导电类型外延层110；在所述第一导电类型外延层110上形成硬掩模层140；在所述硬掩模层140上形成图案化的光刻胶层(图中未示出)，并以所述图案化的光刻胶层对所述硬掩模层140以及所述第一导电类型外延层110进行刻蚀，形成所述沟槽200。在本发明的其他实施例中，形成所述沟槽200的具体流程可以根据实际需要进行调整，本发明对此不作限制。本实施例中，所述第一导电类型外延层110为n型外延层，所述第四离子注入工艺中注入离子的类型为n型。
37.本实施例中，所述硬掩模层140的材料为氧化硅，在本发明的其他实施例中，所述硬掩模层140的材料可以根据实际需要进行调整，将氧化硅换成无掺杂硅玻璃、氧化硅或其它材料(例如旋涂介电材料及流质氧化硅或其组合)，本发明对此不作限制。所述衬底100所选用的材料可以是以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半导体，所述衬底100还可以是这些半导体材料构成的多层结构或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s
‑
sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geo)等，以上为本领域技术人员所熟知的内容，不再一一举例。所述沟槽200的截面形状可以为矩形或倒梯形，其底部拐角处的形状可以为圆弧形或直角形。
38.接着，参阅图3，执行步骤s02，进行第一离子注入工艺，在所述沟槽200下方的第一导电类型外延层110内形成第二导电类型离子注入层150。具体的，所述第一离子注入工艺中，注入离子的类型与所述第四离子注入工艺中注入离子的类型不同，本实施例中，所述第一离子注入工艺中注入离子的类型为p型，注入能量为40～60kev，注入剂量为10
12
ions/cm2～10
13
ions/cm2，注入角度为0
°
，以便只在所述沟槽200底部的第一导电类型外延层110中形成所述第二导电类型离子注入层150。需要说明的是，所述第一离子注入工艺中所述硬掩模层140的存在有助于确保所述硬掩模层140下方的第一导电类型外延层110内没有离子注入，所述第一离子注入工艺的参数设置可以根据实际情况进行调整，本发明对此不作限制。
39.随后，参阅图4，执行步骤s03，进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。由于所述第二导电类型离子注入层150和所述第一导电类型外延层110具有不同的导电类型，因此在进行所述热退火工艺后，所述第一导电类型外延层110与所述第二导电类型离子注入层150的交界处会形成一层薄的pn结。
40.参阅图5，本实施例中，所述半导体器件的制造方法还包括：去除所述硬掩模层140，并在所述沟槽200内形成栅极220。具体的，在所述沟槽200内形成栅极220的过程包括：进行热氧化生长工艺，在所述沟槽200的底部及侧壁上形成栅氧化层210；采用化学气相沉积工艺(cvd)在所述沟槽200内填充栅极材料层(图中未示出)，且所述栅极材料层延伸覆盖所述沟槽200两侧的所述第一导电类型外延层110的表面；对所述栅极材料层进行平坦化工艺，以在所述沟槽200内形成栅极220。在本发明的其他实施例中，可以采用其他方法形成所
述栅极220，以上为本领域技术人员所熟知的内容，不再一一举例。可选的，所述栅氧化层210的材料包括氧化硅，所述栅极材料层的材料包括多晶硅，在本发明的其他实施例中，所述栅氧化层210和所述栅极材料层的材料可以根据实际需要进行调整，本发明对此不作限制。
41.接着，参阅图6，在形成所述栅极220之后，所述半导体器件的制造方法还包括：进行第二离子注入工艺在所述第一导电类型外延层110内形成第二导电类型体区120，并进行第三离子注入工艺在所述第二导电类型体区120的表面形成第一导电类型源区130。所述沟槽200穿过所述第一导电类型源区130和所述第二导电类型体区120，所述第一导电类型离子注入层150在所述外延层110内。可选的，所述第一导电类型为n型，所述第二导电类型为p型。本实施例中，所述第二导电类型离子注入层150为p型离子注入层，所述第二导电类型体区120为p型体区，所述第一导电类型源区130为n型源区。
42.图7为本实施例所述的半导体器件的制造方法中沟槽底部的电场分布仿真结果，其中，实线表示本实施例中沟槽底部的电场分布仿真结果，虚线表示传统的深沟槽mosfet器件中沟槽底部的电场分布仿真结果，圆圈所表示的区域为沟槽底部的拐角处(即半导体器件中最易被击穿的区域)的电场强度。参阅图7可以看出，本实施例提供的半导体器件的制造方法有效地降低了沟槽底部的电场强度，从而提高了所述沟槽底部的击穿电压。
43.进一步地，由于本发明提高了半导体器件的击穿电压，因此可以将所述半导体器件的制造方法与降低外延层电阻的方法相结合，实现击穿电压与导通电阻的平衡。传统的半导体器件的制造方法中，通常所述第一导电类型外延层的厚度通常为6μm，电阻率通常为0.8mω，本实施例中可以将所述第一导电类型外延层的厚度减薄为3μm～5μm，或将所述第一导电类型外延层的电阻率降低为0.4mω～0.6mω，从而减小所述第一导电类型外延层的电阻，进而在不影响半导体器件的其他性能的前提下减小所述半导体器件的导通电阻。
44.本实施例中，所述半导体器件的制造方法用于制造深沟槽mosfet器件，在本发明的其他实施例中，所述半导体器件的制造方法可以用于制造其他具有相同结构的半导体器件，或用于制造不同类型的沟槽mosfet，本发明对此不作限制。
45.综上，本发明提供一种半导体器件的制造方法，在沟槽底部的第一导电类型外延层中形成第二导电类型离子注入层并进行退火工艺，使得所述第二导电类型离子注入层和所述第一导电类型外延层的交界处形成了一层薄的pn结，从而有效降低沟槽底部的电场强度，提高所述沟槽底部的击穿电压，以便在此基础上提高所述第一导电类型外延层的掺杂浓度或减薄第一导电类型所述外延层的厚度，进而在不影响所述半导体器件的其他性能的前提下减小所述半导体器件的导通电阻。
46.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。