扇出型封装集成磁感应装置的制作方法

1.本实用新型总体涉及磁感应装置，更具体而言，涉及一种扇出型封装集成磁感应装置。


背景技术：

2.磁感应装置(例如电感器和变压器)被广泛用于电力装置，诸如开关模式电源。
3.由于片上集成磁感应装置的实施受到芯片上空间的限制，其绕组金属通常较薄，因此当前片上集成磁感应装置通常具有大的电阻，这导致电力装置的效率低。磁感应装置的封装内集成可以允许磁感应装置的实施有更多的空间。然而，当前的封装内集成的磁感应装置不能有效地利用封装空间，因此仍然具有较大的直流电阻或占据较大的面积。
4.因此，需要一种能够解决上述问题的封装集成磁感应装置。


技术实现要素：

5.本实用新型的目的在于提出一种方案，以解决或至少缓解上述问题。
6.根据本实用新型，提供一种扇出型封装集成磁感应装置，所述扇出型封装集成磁感应装置包括：
7.衬底；
8.一个或多个半导体芯片，所述一个或多个半导体芯片嵌入在所述衬底中；
9.导电绕组，所述导电绕组嵌入在所述衬底中并且围绕所述一个或多个半导体芯片设置；
10.一个或多个钝化层，所述一个或多个钝化层覆盖在所述导电绕组上，并且所述一个或多个钝化层中具有一个或多个接触孔；以及
11.一个或多个重新布线层，所述一个或多个重新布线层至少布置在所述钝化层的上方，并且，所述一个或多个重新布线层通过所述钝化层中的一个或多个接触孔与所述导电绕组电连接。
12.在一个实施例中，在所述钝化层中的一个或多个接触孔处形成有一个或多个焊球或者通过所述一个或多个接触孔延伸连接至一个或多个焊球。
13.在一个实施例中，所述一个或多个钝化层包括第一钝化层，所述第一钝化层被布置在所述一个或多个重新布线层的下方，所述一个或多个重新布线层通过所述第一钝化层中的一个或多个接触孔将所述导电绕组与所述半导体芯片电连接；和/或
14.所述一个或多个钝化层还包括第二钝化层，所述第二钝化层被布置在所述一个或多个重新布线层的上方，在所述第二钝化层中的一个或多个接触孔处形成有一个或多个焊球或者通过所述一个或多个接触孔延伸连接至一个或多个焊球。
15.在一个实施例中，所述导电绕组与所述一个或多个半导体芯片嵌入在所述衬底的相同侧。
16.在一个实施例中，所述导电绕组的最小厚度为30μm。
17.在一个实施例中，所述导电绕组的最大厚度等于所述衬底的厚度。
18.在一个实施例中，所述导电绕组是通过用导电材料填充所述衬底中的沟槽而形成的，所述沟槽是通过在所述衬底上使用各向异性蚀刻而形成的。
19.在一个实施例中，所述一个或多个半导体芯片被嵌入在所述衬底的腔体中，所述腔体是通过在所述衬底上使用各向异性蚀刻而形成的。
20.在一个实施例中，所述一个或多个重新布线层包括一个或多个导电迹线，所述一个或多个导电迹线提供所述导电绕组与所述一个或多个半导体芯片之间的电连接。
21.在一个实施例中，所述导电绕组围绕所述半导体芯片的四周的部分或全部设置，并且所述导电绕组与所述半导体芯片间隔开一距离。
22.本实用新型提供的扇出型封装集成磁感应装置可以有效地利用封装空间并且具有非常小的电阻。根据本实用新型的技术方案，扇出型封装集成磁感应装置中的磁感应器件(即，导电绕组)围绕扇出型封装件中的半导体芯片设置，这样可以有效地利用封装空间；并且所述导电绕组嵌入在扇出型封装集成磁感应装置的衬底中，可以利用衬底空间去实施相对较厚的金属绕组，因此，该磁感应装置可以具有非常小的电阻。这样将磁感应器件与集成电路高度集成在单个扇出型封装件中的扇出型封装集成磁感应装置可以进一步减小系统体积，并且可以大幅提高电气性能和可靠性。
附图说明
23.以示例的方式参考以下附图描述本实用新型的非限制性且非穷举性实施例，其中：
24.图1是示出根据本实用新型一实施例的扇出型封装集成磁感应装置100的截面图；
25.图2a至2f是示意性示出根据本实用新型一实施例的扇出型封装集成磁感应装置的制造过程的截面图；以及
26.图3是根据本实用新型一实施例的用于集成电压调节器(integrated voltage regulator)应用的扇出型集成磁感应装置的示例3d视图。
27.在附图的所有若干视图中，对应的附图标记指示对应的部件。本领域的技术人员将理解，附图中的元件是为了简化和清楚而例示的，并且不一定按比例绘制。例如，附图中的一些元件的尺寸可能相对于其他元件被夸大，以帮助改善对本实用新型的各实施例的理解。此外，通常未描绘在商业上可行的实施例中有用的或必需的常见但容易理解的元件，以便于较不妨碍对本实用新型的各实施例的查看。
具体实施方式
28.为了使本实用新型的上述以及其他特征和优点更加清楚，下面结合附图进一步描述本实用新型。应当理解，本文给出的具体实施例是出于向本领域技术人员解释的目的，仅是示例性的，而非限制性的。
29.在本文中描述的特征可以不同的形式体现，并且不应被解释为限于在本文中描述的实施例。而是，提供在本文中描述的实施例仅仅是为了例示实施在本文中描述的装置和/或系统的许多可能方式中的一些。
30.如在本文中使用的，术语“和/或”包括相关联的所列项中的任何一个以及相关联
的所列项中的任何两个或更多个的任何组合。术语“一个或多个”指的是一个或者大于一个的指代项。
31.尽管在本文中可以使用诸如“第一”和“第二”之类的术语来描述各种构件、部件、部分或要素，但是这些构件、部件、部分或要素不受这些术语限制。而是，这些术语仅被用来将一个构件、部件、部分或要素与另一个构件、部件、部分或要素区分开。因此，在不偏离本实用新型的教导的前提下，在本文中提及的第一构件、部件、部分或要素也可以称为第二构件、部件、部分或要素。
32.在本文中可以使用诸如“上”、“下”、“左”、“右”、“上方”、“上部”、“下方”和“下部”之类的空间相对术语以便于描述，以描述如在图中示出的一个构件、部件、部分或要素与另一个构件、部件、部分或要素的关系。除了在图中描绘的取向之外，这样的方向有关的术语意在还囊括在使用或操作中的装置的不同取向。例如，如果图中的装置被翻转，则相对于另一个构件、部件、部分或要素被描述为在“上”、“上方”或“上部”的元件将相对于该另一个元件在“下”、“下方”或“下部”。因此，术语“上”囊括向上的取向和向下的取向，取决于装置的空间取向。装置还可以其他方式定向(例如，旋转90度或处于其他取向)，并且应结合具体的空间取向相应地理解在本文中使用的方向有关的术语。
33.在本文中使用的术语仅用于描述各个实施例，并且不用来限制本公开内容。除非上下文另有明确指示，否则“一”、“一个”和“该”意在也可以包括复数形式。术语“包括”、“包含”和“具有”指定所陈述的特征、操作、构件、元件和/或其组合的存在，但不排除存在或添加一个或多个其他特征、操作、构件、元件和/或其组合。
34.本实用新型的总体构思如下：通过将磁感应装置的导电绕组嵌入在扇出型封装件的衬底之中，从而能够利用大的衬底空间去实施厚的金属绕组，获得非常小的绕组电阻；另外半导体芯片也嵌入在同一衬底之中，导电绕组围绕半导体芯片设置，从而有效地利用封装空间。
35.具体地，本实用新型提出一种扇出型封装集成磁感应装置。所述扇出型封装集成磁感应装置包括：衬底；一个或多个半导体芯片，所述一个或多个半导体芯片嵌入在所述衬底中；导电绕组，所述导电绕组嵌入在所述衬底中并且围绕所述一个或多个半导体芯片设置；一个或多个钝化层，所述一个或多个钝化层覆盖在所述导电绕组上，并且所述一个或多个钝化层中具有一个或多个接触孔；以及一个或多个重新布线层，所述一个或多个重新布线层至少布置在所述钝化层的上方，并且，所述一个或多个重新布线层通过所述钝化层中的一个或多个接触孔与所述导电绕组电连接。
36.下面结合具体实施例对本实用新型的扇出型封装集成磁感应装置进行示例性说明。
37.图1示出了根据本实用新型一实施例的扇出型封装集成磁感应装置100的截面图。
38.参照图1，扇出型封装集成磁感应装置100可以包括：衬底101；半导体芯片106，半导体芯片106嵌入在衬底101中；导电绕组104，导电绕组104包括绝缘层103和导电材料102，其嵌入在衬底101中并且围绕半导体芯片106；钝化层108，钝化层108覆盖在导电绕组104的上方并且具有一个或多个接触孔112；以及，一个或多个重新布线层(rdl)107，一个或多个重新布线层107布置在钝化层(例如钝化层108)的上方，并且通过钝化层108中的一个或多个接触孔112与导电绕组104电连接。其中，扇出型封装集成磁感应装置的衬底101的材料可
以包括例如硅。扇出型封装集成磁感应装置被嵌入在硅基的扇出型封装件中。绝缘层103可以包括例如氧化物的材料。
39.在一实施例中，除钝化层108之外，扇出型封装集成磁感应装置100还可以包括另外的钝化层，如图1所示出的。为了便于描述，以下将钝化层108称为第一钝化层，将另外的一个钝化层称为第二钝化层。第二钝化层可以在第一钝化层108的上方，如由图1中的第二钝化层110所示出的。在图1中，第一钝化层108被布置在导电绕组104的上方且在一个或多个重新布线层107的下方，可以用于使导电绕组104与一个或多个重新布线层107绝缘。第二钝化层110被布置在一个或多个重新布线层107的上方，可以用于保护一个或多个重新布线层107。另外，还可以在第二钝化层中的一个或多个接触孔112’处形成多个焊球109或者通过所述一个或多个接触孔112’延伸连接至多个焊球109。这里，术语“第一钝化层”也可以称为“第一介电层”，术语“第二钝化层”也可以称为“第二介电层”。钝化层可以包括各种合适的具有绝缘、保护作用的材料，诸如聚酰亚胺(pi)、苯并环丁烯(bcb)等。各个钝化层所使用的材料、物质可以相同或不同。
40.在一实施例中，导电绕组104可以通过用导电材料102填充衬底101中的沟槽而形成。例如，可以在衬底101上使用诸如深反应离子刻蚀的各向异性蚀刻技术以形成深沟槽，在该深沟槽的表面上形成绝缘层103，然后在绝缘层103上向沟槽中填充导电材料104(例如金属)，从而形成相对较厚的导电绕组104。这样形成的磁感应装置具有非常小的电阻。这样的深沟槽位于扇出型硅区域中并且位于重新布线层下方，这在常规的扇出型封装件中是未使用过的。
41.可以根据需要(例如对导电绕组的电感量、直流电阻、品质因数等的不同需求)来合理地配置导电绕组104的规格，诸如匝数、宽度和厚度。例如，导电绕组104可以具有一匝，或更多匝。例如，导电绕组104的宽度可以包括任意可能的值，例如150μm、或更大或更小的值。例如，导电绕组104的厚度可以是任意可能的值，包括30μm、280μm、或更大或更小的值；图1中的105表示导电绕组104的厚度。在一实施例中，导电绕组104的最小厚度可以为30μm。在一实施例中，导电绕组104的最大厚度可以等于衬底101的厚度。
42.在一实施例中，半导体芯片106可以嵌入在衬底101的腔体中。例如，可以在衬底101上使用诸如深反应离子刻蚀的各向异性蚀刻技术以形成腔体，然后在该腔体中嵌入半导体芯片106。在半导体芯片106的半导体芯片(die)与该腔体之间可以存在一间隙，在该间隙中可以填充不导电聚合物。应理解，尽管图1中仅示出一个半导体芯片106，但是，根据需要，扇出型封装集成磁感应装置100可以包括多个半导体芯片106。
43.如上文关于图1所描述的，半导体芯片106和导电绕组104嵌入在衬底101中，并且导电绕组104围绕半导体芯片106。如此，能够更加有效地利用封装空间，并且可以提供非常小的电阻。导电绕组和半导体芯片之间可以具有一间隔距离，例如100μm宽的间隔距离。应理解，上述“围绕”可以被广泛地理解为囊括各种可能形式的围绕。例如，导电绕组的部分或全部围绕半导体芯片，或，导电绕组围绕半导体芯片的四周的部分或全部。
44.在另一实施例中，导电绕组104与一个或多个半导体芯片106嵌入在所述衬底101的相同侧。
45.导电绕组104和一个或多个半导体芯片106之间的电连接可以通过使用一个或多个重新布线层107来实现。例如，可以经由贯穿第一钝化层108的、对应于导电绕组104的区
域和半导体芯片106的区域的一个或多个接触孔112通过一个或多个重新布线层107来实现上述电连接。一个或多个重新布线层107可以包括一个或多个导电迹线。在一实施例中，一个或多个导电迹线提供导电绕组104与一个或多个半导体芯片106之间的电连接。在一实施例中，一个或多个导电迹线通过一个或多个重新布线层107下方的第一钝化层108中的一个或多个接触孔112提供导电绕组104与一个或多个半导体芯片106的之间的电连接。另外，导电绕组104还可以通过使用一个或多个重新布线层107和焊球109连接到封装件外部的其他部件。例如，导电绕组104通过第一钝化层108中的接触孔112与重新布线层107相连接，重新布线层107通过第二钝化层110中的接触孔112’与焊球109连接，从而实现导电绕组104与封装件外部的其他部件的连接。
46.图2a至2f示意性示出根据本实用新型一实施例的扇出型封装集成磁感应装置的制造过程，该制造过程可以包括以下步骤。
47.参照图2a，使用诸如深反应离子刻蚀的各向异性刻蚀技术在硅衬底201中形成深沟槽203和腔体202。
48.参照图2b，在沟槽203、腔体202和硅衬底201的表面上形成绝缘层204。绝缘层204可以包括通过热氧化或化学气相沉积(cvd)形成的氧化物层。
49.参照图2c，通过电镀用诸如铜的导电材料205填充沟槽203。具体来说，首先将诸如ti/cu的种子层溅射在沟槽203、腔体202和硅衬底201的表面上，并且通过电镀获得沟槽203的完全填充。在电镀期间，在腔体202和硅衬底201的表面上将会同时沉积有导电材料。通过诸如使用湿蚀刻技术去除沉积在腔体202和硅衬底201的表面上的导电材料，使得导电材料仅留在沟槽203中。
50.参照图2d，通过使用不导电聚合物207来将半导体芯片206嵌入腔体202中。也就是说，半导体芯片206和腔体202之间的间隙填充有不导电聚合物207。
51.参照图2e，在硅衬底201的表面上涂覆诸如聚酰亚胺(pi)或苯并环丁烯(bcb)的第一钝化层208。在芯片206的焊盘(pad)和导电绕组(也称为电感器绕组)的上方的第一钝化层208中开设接触孔212。在第一钝化层208上形成重新布线层209。重新布线层209通过接触孔212将电感器绕组与芯片206电连接。
52.参照图2f，涂覆诸如聚酰亚胺(pi)或苯并环丁烯(bcb)的第二钝化层210以保护所形成的重新布线层209。在第二钝化层209上开设接触孔212’，并在上述接触孔212’的位置处形成焊球211或者通过接触孔212’延伸连接至焊球211。
53.图3示出根据本实用新型一实施例的用于集成电压调节器应用的扇出型集成磁感应装置的示例3d视图。
54.如图3中所示出的，在该实施例中，该扇出型集成磁感应装置是一种针对集成电压调节器应用而设计的电感器。集成电压调节器应用的工作频率为数百兆赫兹(mhz)。举例而言，电感器绕组301围绕尺寸为1.3
×
1.3
×
0.28mm的半导体芯片302。绕组301与半导体芯片302之间间隔开一距离，例如在绕组301与半导体芯片302之间的间隔303可以为100μm宽。绕组的宽度304和厚度305分别可以为例如150μm和280μm。电感器绕组的匝数可以为一匝。电感器绕组通过重新布线层306连接到半导体芯片302。另外，电感器绕组还可以使用重新布线层306和焊球307以连接到外部部件。例如，在位于半导体芯片中间位置的接触孔上形成有焊球，而通过位于半导体芯片四周位置的接触孔可以使用导电迹线或连接线延伸连接至
位于半导体芯片外侧的焊球。如图3中所示，在位于半导体芯片中间位置的四个接触孔上分别形成有一个焊球，通过位于半导体芯片四周位置的其他多个接触孔可以使用导电迹线或连接线分别连接至位于半导体芯片外侧的一个焊球，以便将重新布线层进而将电感器绕组连接至外部部件。
55.举例而言，在图3所例示的实施例中，电感器的电感可以为2.4nh，直流电阻可以为2.9mω。在100至1000mhz的频率范围内，电感器可以获得高于50的品质因数，从而实现较小的损耗和更高的效率。
56.以上描述的各技术特征可以任意地组合。尽管未对这些技术特征的所有可能组合进行描述，但这些技术特征的任何组合都应当被认为由本说明书涵盖，只要这样的组合不存在矛盾。
57.尽管结合实施例对本实用新型进行了描述，但本领域技术人员应理解，上文的描述和附图仅是示例性而非限制性的，本实用新型不限于所公开的实施例。在不偏离本实用新型的精神的情况下，各种改型和变体是可能的。