半导体装置的制作方法

1.本发明涉及一种半导体装置。


背景技术：

2.以往，已知有在沟槽部之间的台面部具备蓄积区的半导体装置(例如，参照专利文献1
‑
3)。
3.专利文献1：日本特开2005
‑
347289号公报
4.专利文献2：日本特开2008
‑
205015号公报
5.专利文献3：日本特开2007
‑
311627号公报


技术实现要素：

6.技术问题
7.期望抑制半导体装置的漏电流。
8.技术方案
9.在本发明的第一方式中，提供一种半导体装置，该半导体装置具备：第一导电型的漂移区，其设置于半导体基板；第二导电型的基区，其设置于漂移区的上方；第一导电型的蓄积区，其设置于基区与漂移区之间，且掺杂浓度比漂移区的掺杂浓度高；以及电场缓和区，其设置于基区与蓄积区之间，且掺杂浓度比蓄积区的掺杂浓度的峰低，电场缓和区与蓄积区之间的边界为蓄积区的峰的半值位置，电场缓和区的积分浓度为5e14cm
‑2以上且5e15cm
‑2以下。
10.电场缓和区的膜厚可以为0.4μm以上且3.0μm以下。
11.电场缓和区的膜厚可以为1.0μm以上且1.8μm以下。
12.电场缓和区的膜厚可以为1.5μm以上且2.0μm以下。
13.电场缓和区的膜厚可以为蓄积区的膜厚以上。
14.电场缓和区可以包括掺杂浓度与漂移区的掺杂浓度相同的区域。
15.电场缓和区可以具有比蓄积区的峰的半值小的峰。
16.蓄积区的掺杂浓度可以比基区的掺杂浓度的峰低。
17.蓄积区的掺杂浓度可以为1e16cm
‑3以上且4e16cm
‑3以下。
18.蓄积区的膜厚可以为0.5μm以上且1.5μm以下。
19.应予说明，上述的发明概要并未列举出本发明的全部特征。此外，这些特征组的子组合也能够成为发明。
附图说明
20.图1a示出实施例的半导体装置100的截面的一例。
21.图1b示出实施例的半导体装置100的俯视图的一例。
22.图1c示出实施例的半导体装置100的深度方向上的掺杂浓度分布的一例。
23.图2a示出比较例的半导体装置500的截面的一例。
24.图2b示出比较例的半导体装置500的深度方向上的掺杂浓度分布的一例。
25.图2c示出比较例的半导体装置500的电流ices的实测波形。
26.图2d示出比较例的半导体装置500的电流ices的模拟波形。
27.图3a示出电场缓和区17的掺杂浓度分布的一例。
28.图3b示出与电场缓和区17的膜厚w对应的、电流ices的变化。
29.图4a示出蓄积区16的峰浓度与电场缓和区17的膜厚w之间的关系。
30.图4b示出蓄积区16的峰浓度与电场缓和区17的积分浓度之间的关系。
31.图4c示出蓄积区16的峰浓度、电场缓和区17的膜厚w以及电场缓和区17的积分浓度之间的关系。
32.图5示出实施例的半导体装置100的截面图的放大图的一例。
33.图6示出实施例的半导体装置100的掺杂浓度分布的另一例。
34.符号说明
35.10：半导体基板，12：发射区，14：基区，15：接触区，16：蓄积区，17：电场缓和区，18：漂移区，20：缓冲区，21：正面，22：集电区，23：背面，24：集电电极，26：层间绝缘膜，30：虚设沟槽部，32：虚设绝缘膜，34：虚设导电部，40：栅极沟槽部，42：栅极绝缘膜，44：栅极导电部，52：发射电极，54：接触孔，60：台面部，100：半导体装置，500：半导体装置，512：发射区，514：基区，516：蓄积区，518：漂移区
具体实施方式
36.以下，通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求书所涉及的发明。此外，在实施方式中所说明的特征的全部组合并不一定是发明的解决方案所必须的。
37.在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。此外，将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向。
38.在本说明书中，有时使用x轴、y轴以及z轴的正交坐标轴来说明技术事项。在本说明书中，将与半导体基板的上表面平行的面设为xy面，将半导体基板的深度方向设为z轴。
39.在各实施例中，示出了将第一导电型设为n型，将第二导电型设为p型的例子，但是也可以将第一导电型设为p型，将第二导电型设为n型。在该情况下，各实施例中的基板、层、区域等的导电型分别成为相反的极性。
40.在本说明书中，掺杂浓度是指施主化或受主化而得的杂质的浓度。在本说明书中，有时将施主与受主的浓度差设为掺杂浓度。此外，有时将掺杂区中的掺杂浓度分布的峰值设为该掺杂区中的掺杂浓度。
41.在本说明书中，在前缀有n或p的层和/或区域中，分别表示电子或空穴为多数载流子。此外，标记于n和/或p的+和
‑
分别表示掺杂浓度比未标记+和
‑
的层和/或区域的掺杂浓度高和低。
42.图1a示出实施例的半导体装置100的截面的一例。图1a所示的各部件沿与附图的纸面垂直的方向延伸而形成。半导体装置100通过电导调制来降低导通电阻和导通电压。作
为一例，半导体装置100是具有igbt(insulated gate bipolar transistor，绝缘栅双极型晶体管)的半导体芯片。本例的半导体装置100在该截面上具有半导体基板10、层间绝缘膜26、发射电极52以及集电电极24。
43.层间绝缘膜26设置于半导体基板10的正面21。层间绝缘膜26为例如添加了磷的硅酸盐玻璃膜(psg膜)或者添加了磷和硼的硅酸盐玻璃膜(bpsg膜)。
44.接触孔54为设置于层间绝缘膜26的开口。接触孔54是为了使半导体基板10的正面21露出，并将发射电极52和正面21连接而设置。本例的接触孔54设置于台面部60的中央，但是并不限于此。
45.发射电极52设置于半导体基板10的正面21的上方。本例的发射电极52形成于层间绝缘膜26的上表面。发射电极52可以与半导体基板10的正面21的一部分区域接触。发射电极52还形成于接触孔54内，与发射区12接触。此外，层间绝缘膜26将发射电极52与栅极导电部44之间绝缘。
46.集电电极24设置于半导体基板10的背面23。发射电极52和集电电极24由金属等导电材料形成。例如，发射电极52和集电电极24可以由含有铝的导电材料形成。此外，在发射电极52和集电电极24，形成在绝缘膜的开口内等细微的区域的部分还可以由含有钨的导电材料形成。
47.半导体基板10可以为硅基板或化合物半导体基板。半导体基板10也可以为碳化硅基板，还可以为氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。
48.漂移区18为设置于半导体基板10的第一导电型的区域。作为一例，本例的漂移区18为n
‑
型。漂移区18可以是在半导体基板10中未形成其他掺杂区而残留下来的区域。即，漂移区18的掺杂浓度可以为半导体基板10的掺杂浓度。
49.发射区12为设置于半导体基板10的正面21侧的第一导电型的区域。作为一例，发射区12为n+型。发射区12被设置为与虚设沟槽部30或栅极沟槽部40接触。发射区12被设置为在相邻的沟槽部之间的台面部60中，从一个沟槽部延伸到另一沟槽部。
50.基区14为设置于半导体基板10的正面21侧的第二导电型的区域。作为一例，基区14为p
‑
型。基区14设置于发射区12的下方。此外，基区14设置于漂移区18的上方。
51.蓄积区16为设置于基区14与漂移区18之间的第一导电型的区域。作为一例，本例的蓄积区16为n型。蓄积区16被设置为与虚设沟槽部30或栅极沟槽部40接触。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。蓄积区16抑制从半导体基板10的背面23侧注入到漂移区18的空穴穿越到半导体基板10的正面21侧，提高漂移区18的上表面侧的载流子密度。如此，蓄积区16通过载流子注入增强效应(ie效应)而使半导体装置100进行电导调制。由此，半导体装置100的导通电阻下降，能够降低导通电压。
52.电场缓和区17设置于基区14与蓄积区16之间。电场缓和区17的上端为基区14与电场缓和区17之间的接合位置。电场缓和区17的下端为相对于蓄积区16的掺杂浓度的峰的半值位置。作为一例，电场缓和区17为n
‑
型。
53.电场缓和区17的掺杂浓度比蓄积区16的掺杂浓度的峰低。电场缓和区17的掺杂浓度可以比基区14的掺杂浓度的峰低。在电场缓和区17中，耗尽层易于延伸，能够缓和电场的集中。
54.在一例中，电场缓和区17具有掺杂浓度与漂移区18的掺杂浓度相同的区域。电场
缓和区17以预先确定的膜厚具有掺杂浓度与漂移区18的掺杂浓度相同的区域。例如，电场缓和区17具有膜厚为0.5μm以上的掺杂浓度与漂移区18的掺杂浓度相同的区域。
55.电场缓和区17的膜厚w被设定为能够在施加高电压时抑制c
‑
e间的漏电流。c
‑
e间的漏电流是指在集电电极24与发射电极52之间流通的电流ices的漏电流。在一例中，电场缓和区17的膜厚w被设定为缓和蓄积区16与基区14之间的电场，并抑制漏电流。
56.例如，电场缓和区17的膜厚w为蓄积区16的膜厚以上。通过增大电场缓和区17的膜厚，从而易于抑制漏电流。此外，电场缓和区17的膜厚w可以为蓄积区16的膜厚以下。电场缓和区17的膜厚w可以为0.4μm以上且3.0μm以下。电场缓和区17的膜厚w可以为1.0μm以上且1.8μm以下。电场缓和区17的膜厚w可以为1.5μm以上且2.0μm以下。
57.缓冲区20为设置于漂移区18的下方的第一导电型的区域。作为一例，本例的缓冲区20为n+型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达第二导电型的集电区22和第一导电型的阴极区的场截止层而发挥功能。
58.虚设沟槽部30和栅极沟槽部40沿着预先确定的排列方向(在本例中为x轴方向)以预先确定的间隔排列。虚设沟槽部30和栅极沟槽部40沿着平行于半导体基板10的正面21且与排列方向垂直的延伸方向(在本例中为y轴方向)延伸。虚设沟槽部30和栅极沟槽部40从半导体基板10的正面21侧起贯穿发射区12、基区14、电场缓和区17以及蓄积区16而延伸到漂移区18。
59.栅极沟槽部40被设定为栅极电位。栅极沟槽部40具有形成于正面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。
60.栅极绝缘膜42覆盖栅极沟槽的内壁而形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。
61.栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42更靠内侧的位置。栅极导电部44由多晶硅等导电材料形成。栅极导电部44在正面21被层间绝缘膜26覆盖。栅极导电部44至少包含与邻接的基区14对置的区域。如果在栅极导电部44施加预先确定的电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成有沟道。本例的栅极导电部44具有比蓄积区16的下表面更向半导体基板10的背面23侧突出的部分。
62.虚设沟槽部30被设定为发射极电位。虚设沟槽部30具有形成于正面21侧的虚设沟槽、虚设绝缘膜32以及虚设导电部34。
63.虚设绝缘膜32覆盖虚设沟槽的内壁而形成。虚设绝缘膜32可以通过将虚设沟槽的内壁的半导体氧化或氮化而形成。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。
64.虚设导电部34形成于虚设沟槽的内部，且形成在比虚设绝缘膜32更靠内侧的位置。虚设导电部34由多晶硅等导电材料形成。虚设导电部34在正面21被层间绝缘膜26覆盖。
65.本例的半导体装置100具备将1个栅极沟槽部40和2个虚设沟槽部30以该顺序重复排列的结构。沟槽部的排列结构不限于本例。也可以将多个栅极沟槽部40连续地配置。还可以配置为将一个虚设沟槽部30夹在2个栅极沟槽部40之间。半导体装置100也可以仅具备栅极沟槽部40作为沟槽部。
66.台面部60为半导体基板10的被2个沟槽部所夹的区域。在台面部60设置有发射区12、基区14、电场缓和区17以及蓄积区16。
67.图1b示出实施例的半导体装置100的俯视图的一例。图1b的b
‑
b’截面相当于图1a中所示的截面图。
68.接触区15为掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。作为一例，本例的接触区15为p+型。本例的接触区15设置于台面部60的正面21。本例的接触区15与虚设沟槽部30和栅极沟槽部40接触。
69.在台面部60中，发射区12和接触区15设置于半导体基板10的正面21。发射区12和接触区15被设置为分别与2个沟槽部接触，所述2个沟槽部为与台面部60相邻的2个沟槽部。发射区12和接触区15在延伸方向上交替地设置。发射区12和接触区15在延伸方向上以相同的间隔设置。但是，发射区12的宽度在延伸方向上可以比接触区15的宽度大，也可以比接触区15的宽度小。
70.接触孔54被设置为在延伸方向上延伸。接触孔54形成于发射区12和接触区15的各区域的上方。应予说明，为了使附图简洁，省略了接触孔54和层间绝缘膜26。
71.图1c示出实施例的半导体装置100的深度方向上的掺杂浓度分布的一例。纵轴以对数示出掺杂浓度(cm
‑3)，横轴示出从半导体基板10的正面21起算的深度(μm)。
72.本例的掺杂浓度分布示出图1a的a
‑
a’截面的掺杂浓度分布。即，与图1a的a
‑
a’截面对应地，示出了发射区12、基区14、电场缓和区17、蓄积区16以及漂移区18中的掺杂浓度分布。深度d1～深度d4示出从半导体基板10的正面21起算的深度。
73.深度d1示出以半导体基板10的正面21为基准的、发射区12的下端的深度。即，深度d1对应于发射区12与基区14之间的边界位置。深度d1为n型的发射区12与p型的基区14之间的掺杂浓度分布的接合处的深度。例如，深度d1被设定在从半导体基板10的正面21起算为0.3μm以上且0.8μm以下的范围内。
74.发射区12的掺杂浓度在半导体基板10的正面21附近(即，深度为0μm附近)示出最大值。发射区12的掺杂浓度的最大值可以为1e20cm
‑3以上。应予说明，e是指10的幂，例如1e20cm
‑3是指1
×
10
20
cm
‑3。
75.深度d2示出以半导体基板10的正面21为基准的、基区14的下端的深度。深度d2对应于基区14与电场缓和区17之间的边界位置。深度d2为p型的基区14与n型的电场缓和区17之间的掺杂浓度分布的接合处的深度。例如，深度d2被设定在从半导体基板10的正面21起算为1.5μm以上且2.5μm以下的范围内。
76.基区14的掺杂浓度的峰p1为5e16cm
‑3以上且5e17cm
‑3以下。在本实施例中，基区14的掺杂浓度的峰p1被设定在从半导体基板10的正面21起算为0.8μm以上且1.8μm以下的范围内。
77.深度d3示出以半导体基板10的正面21为基准的、电场缓和区17的下端的深度。深度d3对应于电场缓和区17与蓄积区16之间的边界位置。本例的深度d3在掺杂浓度分布中，将成为蓄积区16的峰p2的半值ph的位置确定为蓄积区16与电场缓和区17之间的边界位置。
78.这里，电场缓和区17的掺杂浓度比基区14的掺杂浓度的峰p1低。此外，电场缓和区17的掺杂浓度比蓄积区16的掺杂浓度的峰p2低。电场缓和区17可以具有掺杂浓度与漂移区18的掺杂浓度相同的区域。在该情况下，电场缓和区17能够设为残留有漂移区18的区域，因此，不需要为了电场缓和区17而追加进行离子注入。因此，半导体装置100的制造成本被降低。
79.深度d4示出以半导体基板10的正面21为基准的、蓄积区16的下端的深度。深度d4对应于浓度变得与漂移区18的浓度相同的深度。例如，深度d4配置于从半导体基板10的正面21起算为2.5μm以上且5.0μm以下的范围内。在本实施例中，漂移区18具有大致恒定的掺杂浓度。在本实施例中，漂移区18的掺杂浓度为5e13cm
‑3以上且5e14cm
‑3以下。
80.蓄积区16的掺杂浓度比基区14的掺杂浓度的峰p1低。例如，蓄积区16的掺杂浓度的峰p2为1e16cm
‑3以上且4e16cm
‑3以下。在本实施例中，蓄积区16的掺杂浓度成为最大的深度位置配置于从半导体基板10的正面21起算为2.0μm以上且4.5μm以下的范围内。
81.图2a示出比较例的半导体装置500的截面的一例。本例的半导体装置500与实施例的半导体装置100的不同之处在于：不具有电场缓和区17。半导体装置500在台面部60具有发射区512、基区514、蓄积区516以及漂移区518。在半导体装置500中，基区514与蓄积区516被设置为邻接。由于半导体装置500不具有电场缓和区17，因此，电场在基区514与蓄积区516之间集中。
82.半导体装置500能够通过蓄积区516来提高ie效应，并使稳态时所蓄积的载流子量增加而降低导通电压。蓄积区516的浓度越高，越能够提高ie效应，因此，倾向于设计为高浓度。然而，如果蓄积区516的掺杂浓度的峰以达到1e16cm
‑3以上的方式成为高浓度，则有时c
‑
e间的漏电流瞬间增加。
83.图2b示出比较例的半导体装置500的深度方向上的掺杂浓度分布的一例。本例的掺杂浓度分布为图2a的a
‑
a’截面的掺杂浓度分布。
84.深度d1’示出以半导体基板10的正面21为基准的、发射区512的下端的深度。深度d1’对应于发射区512与基区514之间的边界位置。深度d1’为n型的发射区512与p型的基区514之间的掺杂浓度分布的接合处的深度。
85.深度d2’示出以半导体基板10的正面21为基准的、基区514的下端的深度。深度d2’对应于基区514与蓄积区516之间的边界位置。深度d2’为p型的基区514与n型的蓄积区516之间的掺杂浓度分布的接合处的深度。
86.深度d3’示出以半导体基板10的正面21为基准的、蓄积区516的下端的深度。深度d3’对应于浓度变得与漂移区518的浓度相同的深度。蓄积区516的掺杂浓度的峰p2’为1e16cm
‑3以上。在半导体装置500中，蓄积区516的掺杂浓度的峰p2’比基区514的掺杂浓度的峰p1’低。
87.如此，在p型的基区514与n型的蓄积区516直接接触的界面，通过蓄积区516来提高载流子密度，且电场易于集中。如果电场集中，则容易产生c
‑
e间的漏电流。
88.图2c示出比较例的半导体装置500的电流ices的实测波形。纵轴示出c
‑
e间的电压vce(v)以及c
‑
e间的电流ices(a)，横轴示出时间(sec)。在本例中，示出了在以预先确定的扫描速度扫描电压vce的情况下的电流ices的变化。
89.电压vce以dv/dt＝0.4kv/ms的速率从0v扫描到1330v。如果电压vce上升，则电流ices在预先确定的电压下瞬间上升。例如，c
‑
e间的漏电流的瞬间增加因蓄积区516的峰浓度为1e16cm
‑3以上的浓度，且电场在基区514与蓄积区516之间的边界集中而发生。漏电流进行增加的电压vce有时与耗尽层到达缓冲区20的电压有关。因耗尽层到达缓冲区20，所以不会进一步在深度方向上施加电场，正面21侧的电场急剧地变高，由此漏电流增加。这里，峰浓度示出掺杂浓度的峰的浓度。
90.图2d示出比较例的半导体装置500的电流ices的模拟波形。纵轴示出c
‑
e间的电压vce(v)以及c
‑
e间的电流ices(a)，横轴示出时间(sec)。在本例中，以与图2c的扫描条件相同的条件扫描电压vce。与图2c的情况同样地，确认了伴随着电压vce的上升，电流ices瞬间增加的现象。
91.另一方面，半导体装置100通过设置电场缓和区17，从而能够抑制在将蓄积区16高浓度化的情况下产生的c
‑
e间的漏电流增加，并且提高ie效应。由此，降低因c
‑
e间的漏电流引起的损失。但是，如果将电场缓和区17的膜厚w设置得过大，则ie效应降低，因此，根据蓄积区16的峰浓度来选择适当的电场缓和区17的膜厚w。
92.图3a示出电场缓和区17的掺杂浓度分布的一例。本例的电场缓和区17通过改变条件，来变更为a1～a4这4种不同的掺杂浓度分布。此外，作为比较，也示出了半导体装置500的掺杂浓度分布a0。
93.掺杂浓度分布a0示出不具有电场缓和区17的半导体装置500的掺杂浓度分布。在本例中，基区514与蓄积区516接触。蓄积区516的峰浓度比基区514的峰浓度低。
94.掺杂浓度分布a1～a4示出具有预先确定的膜厚的电场缓和区17的半导体装置100的掺杂浓度分布。掺杂浓度分布a1～a4示出在依次增大电场缓和区17的膜厚w的情况下的掺杂浓度的分布。通过增大电场缓和区17的膜厚w，从而能够增大蓄积区16的峰浓度。通过增大蓄积区16的峰浓度，从而能够提高ie效应并降低导通电压。
95.图3b示出与电场缓和区17的膜厚w对应的、电流ices的变化。在本例中，使电场缓和区17的膜厚w变化为0μm、0.3μm、0.6μm或0.9μm。电场缓和区17的膜厚w变得越大，耗尽层越易于在深度方向上扩展，电场缓和效果越大。因此，随着电场缓和区17的膜厚w变大，电流ices的上升被抑制。
96.图4a示出蓄积区16的峰浓度与电场缓和区17的膜厚w之间的关系。纵轴示出电场缓和区17的膜厚w(μm)，横轴示出蓄积区16的峰浓度(cm
‑3)。在本例中，示出了与蓄积区16的峰浓度对应的、为了缓和电场所需的电场缓和区17的膜厚w。
97.根据蓄积区16的峰浓度，电场缓和区17的膜厚w的为了抑制漏电流所需的大小不同。在电场缓和区17中，耗尽层易于延伸，能够缓和电场。电场缓和区17的膜厚w越厚，电场越被缓和，抑制漏电流的效果越高。
98.蓄积区16的峰浓度越高，耗尽层越难以延伸，因此，电场易于集中。蓄积区16的掺杂浓度越低，耗尽层越易于延伸，电场越易于分散。因此，蓄积区16的峰浓度越高，为了抑制漏电流所需的电场缓和区17的膜厚w越大。
99.例如，蓄积区16的掺杂浓度为1e16cm
‑3以上且4e16cm
‑3以下。在蓄积区16的掺杂浓度为1e16cm
‑3的情况下，电场缓和区17的膜厚w为0.4μm。在蓄积区16的掺杂浓度为2.5e16cm
‑3的情况下，电场缓和区17的膜厚w为1.0μm。在蓄积区16的掺杂浓度为3e16cm
‑3的情况下，电场缓和区17的膜厚w为1.3μm。在蓄积区16的掺杂浓度为4e16cm
‑3的情况下，电场缓和区17的膜厚w为1.8μm。
100.如果电场缓和区17的膜厚w过大，则有时蓄积区16存在于沟槽底部的深的位置，产生耐压降低。因此，通过将电场缓和区17的膜厚w设为3.0μm以下，从而抑制耐压降低。应予说明，电场缓和区17的膜厚w也可以比本例的值大。
101.图4b示出蓄积区16的峰浓度与电场缓和区17的积分浓度之间的关系。纵轴示出电
场缓和区17的积分浓度(cm
‑2)，横轴示出蓄积区16的峰浓度(cm
‑3)。电场缓和区17的积分浓度示出在电场缓和区17的膜厚w的范围对掺杂浓度分布进行积分而计算出的值。
102.电场缓和区17的积分浓度为5e14cm
‑2以上且5e15cm
‑2以下。通过适当地设定电场缓和区17的积分浓度，从而能够缓和基区14与电场缓和区17之间的电场，并抑制漏电流。漏电流是指在集电电极24与发射电极52之间流通的电流ices的漏电流。
103.图4c示出蓄积区16的峰浓度、电场缓和区17的膜厚w以及电场缓和区17的积分浓度之间的关系。
104.电场缓和区17的膜厚w被设定为能够在施加高电压时抑制c
‑
e间的漏电流。在一例中，电场缓和区17的膜厚w被设定为缓和蓄积区16与基区14之间的电场，并抑制漏电流。
105.例如，电场缓和区17的膜厚w为蓄积区16的膜厚以上。通过增大电场缓和区17的膜厚，从而易于抑制漏电流。此外，电场缓和区17的膜厚w可以为蓄积区16的膜厚以下。电场缓和区17的膜厚w可以为0.4μm以上且3.0μm以下。电场缓和区17的膜厚w可以为1.0μm以上且1.8μm以下。电场缓和区17的膜厚w可以为1.5μm以上且2.0μm以下。进一步地，电场缓和区17的积分浓度可以为5e14cm
‑2以上且5e15cm
‑2以下。
106.图5示出实施例的半导体装置100的截面图的放大图的一例。该图为被相邻的虚设沟槽部30和栅极沟槽部40所夹的台面部60的放大图。
107.宽度w1示出虚设沟槽部30的中央部与栅极沟槽部40的中央部之间的间隔。即，宽度w1为沟槽部之间的间距。宽度w2示出台面部60的宽度。
108.长度l1为发射区12的膜厚。长度l1对应于从半导体基板10的正面21起算到深度d1为止的膜厚。例如，长度l1为0.3μm以上且0.8μm以下。
109.长度l2为基区14的膜厚。长度l2对应于从深度d1起算到深度d2为止的膜厚。
110.长度w为电场缓和区17的膜厚。长度w对应于从深度d2起算到深度d3为止的膜厚。例如，长度w为0.4μm以上且3.0μm以下。
111.长度l4为蓄积区16的膜厚。长度l4对应于从深度d3起算到深度d4为止的膜厚。在一例中，蓄积区16的膜厚为0.5μm以上且1.5μm以下。例如，蓄积区16的膜厚为1.0μm。
112.长度l5为从蓄积区16的下端d4起算到比蓄积区16的下表面向下侧突出的虚设沟槽部30或栅极沟槽部40的下端为止的距离。蓄积区16优选具有不超过虚设沟槽部30或栅极沟槽部40的下端的程度的膜厚。
113.这里，在具有沟槽部的半导体装置中，因电导调制而从集电极注入的空穴的密度随着接近发射极而降低。其结果为载流子密度在发射极侧变低，无法充分地减小导通电阻。本例的半导体装置100通过在基区14的下方设置蓄积区16，从而能够使发射极侧的载流子密度提高。
114.如此，通过提高蓄积区16中的掺杂浓度的最大值，从而能够减小半导体装置100的导通电阻和导通电压。另一方面，如果将蓄积区16中的总剂量设置得过大，则由于基区14与蓄积区16之间的电场变大所以产生漏电流。因此，电场缓和区17的膜厚w优选设定在能够充分缓和基区14与蓄积区16之间的电场的范围。
115.在一例中，电场缓和区17的膜厚w优选比作为蓄积区16的膜厚的长度l4小。此外，电场缓和区17的膜厚w为发射区12和基区14的长度之和l1+l2以下。电场缓和区17的膜厚w也可以为基区14的长度l2以下。此外，电场缓和区17的膜厚w可以为栅极沟槽部40的突出部
的长度l5以下，也可以为l5的一半以下。
116.另一方面，通过将蓄积区16设为低掺杂浓度，从而耗尽层易于扩展，且能够缓和电场的集中。即使在该情况下，也可以设置0.4μm以上的电场缓和区17。
117.图6示出实施例的半导体装置100的掺杂浓度分布的另一例。本例的半导体装置100在电场缓和区17具有峰p3。
118.峰p3设置于电场缓和区17。峰p3比峰p2的半值ph低。电场缓和区17的掺杂浓度只要是比蓄积区16的峰p2的半值ph低的值即可。电场缓和区17也可以具有多段的峰。在该情况下，以多段形成的电场缓和区17的各段的浓度只要是比蓄积区16的峰p2的半值ph低的值，则可以为任意值。例如，电场缓和区17的掺杂浓度可以朝向半导体基板10的背面23逐渐地提高，也可以朝向半导体基板10的背面23逐渐地降低。就掺杂浓度的分布而言，只要电场缓和区17的积分浓度为5e14cm
‑2以上且5e15cm
‑2以下即可，并不限于此。
119.以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。对本领域技术人员来说可以对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载可知进行了那样的变更或改进的方式也可以包括在本发明的技术范围内。