碳化硅半导体装置及碳化硅半导体装置的制造方法与流程

1.本发明涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。


背景技术：

2.以往使用单晶硅(si)来作为控制高耐压、大电流的功率半导体元件的材料。硅功率半导体元件有几种类型，其现状是根据用途将他们区别使用。例如，pin二极管(p
‑
intrinsic
‑
n diode)、双极型晶体管、进而igbt(insulated gate bipolar transistor：绝缘栅双极型晶体管)是所谓的双极型器件。这些元件虽然取得较大的电流密度，但不能高速地进行开关，双极型晶体管的使用极限为几khz左右的频率，而igbt的使用极限为20khz左右的频率。另一方面，功率mosfet(metal oxide semiconductor field effect transistor：绝缘栅型场效应晶体管)虽然不能取得大电流，但能够以高达几mhz的高速使用。然而，市场对兼具大电流和高速性的功率器件的需求强烈，并致力于硅igbt、功率mosfet等的改良，目前已开发进展到几乎接近硅材料物性极限的程度。
3.另外，也进行了从功率半导体元件的观点出发的材料研究，碳化硅(sic)作为下一代的功率半导体元件，是低导通电压、高速特性和高温特性优异的元件，因此在最近特别受到关注。这是因为sic是化学上非常稳定的材料，其带隙宽达3ev，即使在高温下也能够作为半导体而极其稳定地使用。另外，这是因为sic的最大电场强度也比硅大1个数量级以上。sic超越硅的材料极限的可能性大，因此在功率半导体用途中今后的拓展倍受期待。特别是在超过耐压10kv这样的电力以及脉冲功率等的超高耐压用途中，对作为双极器件的pin二极管也有所期待。
4.图20是表示具有n型半导体基板的以往的双极型半导体装置的结构的截面图。图20示出pin二极管161。图20所示的pin二极管161使用碳化硅基体而构成，该碳化硅基体是由在n型碳化硅基板101的正面上通过外延生长依次层叠n型缓冲层102、n型漂移层103、p型阳极层104而成。在p型阳极层104上设置有阳极电极105，在背面设置有阴极电极106。
5.p型阳极层104仅设置于导通时流通有电流的有源区151，而不设置于边缘终端区152。边缘终端区152包围有源区151的周围，并具有缓和有源区151的端部处的电场集中而保持预定的耐压(耐电压)的功能。耐压是指不引起元件误动作或破坏的极限的电压。在边缘终端区152，例如配置有耐压结构，该耐压结构包括越是配置于外侧(半导体基板的侧面侧)则杂质浓度越低的p型终端区107。
6.如上所述，通常，在使用碳化硅半导体的双极型功率半导体元件中，具有在n型碳化硅基板上层叠两个以上n型或p型半导体层而成的结构。这是因为p型碳化硅基板难以高品质化和低电阻化，而n型碳化硅基板能够更容易地制作(制造)。另外，对于pin二极管和/或p沟道igbt、n
‑
gto(gate turn
‑
off thyristor：栅极可关断晶闸管)的电极结构和/或mos结构、台面结构、终端结构等的图案而言，由于基板侧的半导体层厚，基板的图案化困难，因此形成于与基板侧相反的一侧(将这一侧作为正面)。
7.图21是表示具有n型半导体基板的以往的双极型半导体装置的漂移层中的载流子
分布的图表。在图21中，横轴表示从p型阳极层104的表面起算的深度，单位为μm。纵轴表示电子或空穴的密度，单位为cm
‑3。图21的细线表示电子的密度，粗线表示空穴的密度。在深度0μm～100μm，因为电子与空穴的密度为同等程度，所以只描绘了粗线。这里，电子的密度是指各半导体层中的自由电子的密度。
8.如图21所示，在使用了n型半导体基板的pin二极管等双极型碳化硅半导体元件中，在由n型缓冲层102、n型漂移层103和p型阳极层104构成的漂移层的表面的p型阳极层104中，空穴的密度高，且空穴电流支配性地流向后述图22的箭头b的方向，在n型缓冲层102中，电子的密度高，且电子电流支配性地在后述的图22的箭头a的方向上流动。
9.图22是表示具有n型半导体基板的以往的双极型半导体装置的漂移层中的载流子分布的截面图。作为载流子分布而示出空穴密度(hdensity)。因为碳化硅的空穴迁移率为电子迁移率的1/10，所以对漂移层中的载流子(电子和空穴)密度而言，表面的p型阳极层104的载流子密度大于基板侧的n型缓冲层102附近的载流子密度。其结果是，在表面的p型阳极层104之下发生电导率调制，且电流集中在有源区151的p型阳极层104之下。
10.另外，已知通过在台面壁部或台面壁部和台面周边部形成将其表面与pn结界面在空间上分离的通电劣化防止层，从而抑制堆垛层错的发生及其面积扩大，并抑制正向电压的增大(参照下述专利文献1)。另外，已知形成在n型sic基板与n型的漂移层之间的缓冲层作为来自p型的阳极层的空穴的陷阱发挥作用，而防止少数载流子到达基板，由此防止正向电压的增大(参照下述专利文献2)。
11.现有技术文献
12.专利文献
13.专利文献1：日本特开2007
‑
165604号公报
14.专利文献2：日本特开2012
‑
4318号公报


技术实现要素：

15.技术问题
16.这里，在沟道区，电子的迁移率大于空穴的迁移率，能够期待制作低电阻的igbt。因此，具有p型半导体基板的n沟道igbt的开发得以进行。
17.图23是表示具有p型半导体基板的以往的双极型半导体装置的结构的截面图。图23示出pin二极管161。图23所示的pin二极管161使用碳化硅基体而构成，该碳化硅基体是由在p型碳化硅基板111的正面上通过外延生长而依次层叠p型缓冲层112、p型漂移层113、n型阴极层114而成。n型阴极层114仅设置于导通时流通有电流的有源区151，而不设置于边缘终端区152。
18.图24是表示具有p型半导体基板的以往的双极型半导体装置的漂移层中的载流子分布的截面图。作为载流子分布而示出空穴密度(hdensity)。在使用了p型半导体基板的p沟道igbt等双极型碳化硅半导体元件的漂移层中，在基板侧的p型缓冲层112附近，电子电流支配性地在图24的箭头c的方向上流动，在表面的n型阴极层114中，空穴电流支配性地在图24的箭头d的方向上流动。
19.因为碳化硅的空穴迁移率为电子迁移率的1/10，所以对漂移层中的载流子(电子和空穴)密度而言，基板侧的p型缓冲层112附近的载流子密度大于表面的n型阴极层114附
近的载流子密度。其结果是，从表面的n型阴极层114到元件的边缘终端区152的端部之间也发生电导率调制，一部分电流(图24的箭头d’)从边缘终端区152流到有源区151。
20.在使用了碳化硅半导体的双极半导体元件中，存在因导通状态的通电而使导通电压增大的正向电压增大现象。这是由于碳化硅半导体中的基底面位错这样的线缺陷因电子与空穴的复合能而扩张为堆垛层错这样的面缺陷，变成高电阻层而引起的。
21.因近年来的晶体生长技术提高，引起电导率调制，发生电子与空穴的复合的漂移层中的基底面位错几乎不会发现。但是，在基板中和/或元件表面、元件端部，有时会因加工等而导入基底面位错。在这种情况下，在使用了p型半导体基板的双极型碳化硅半导体元件中，在表面的元件有源区与元件端部之间也存在载流子，在元件端部也发生载流子的复合并发生正向电压增大现象，存在半导体元件的可靠性降低这样的问题。
22.本发明的目的在于，为了解决上述的现有技术导致的问题，提供一种能够在使用了p型半导体基板的双极型碳化硅半导体元件中使元件端部的载流子的复合减少并抑制正向电压增大的碳化硅半导体装置及碳化硅半导体装置的制造方法。
23.技术方案
24.为了解决上述问题，达成本发明的目的，本发明的碳化硅半导体装置具有以下特征。碳化硅半导体装置具有有源区和终端结构部，上述有源区供电流流通，上述终端结构部配置于上述有源区的外侧，并形成有包围上述有源区的周围的耐压结构。在第二导电型的半导体基板的一个主面侧设置有第二导电型的第一半导体层。在上述第一半导体层的与上述半导体基板相反的一侧的表面设置有第一导电型的第二半导体层。在上述第二半导体层的与上述半导体基板相反的一侧的表面层设置有第二导电型的第一半导体区。在上述第一半导体区的与上述半导体基板相反的一侧的表面层设置有杂质浓度高于上述第二半导体层杂质浓度的第一导电型的第二半导体区。在上述第一半导体区的被上述第二半导体层与上述第二半导体区所夹的区域的表面上设置有栅绝缘膜。在上述栅绝缘膜上设置有栅电极。设置有与上述第一半导体区和上述第二半导体区接触的第一电极。在上述第一半导体层的另一个主面侧设置有第二电极。上述第二半导体层的位于上述终端结构部的端部在通电时的电子密度或空穴的密度中的更小的一方的密度为1
×
10
15
/cm3以下。
25.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第二半导体层的位于上述终端结构部的端部在通电时的空穴的密度为1
×
10
15
/cm3以下。
26.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，从上述有源区到上述终端结构部的端部之间的距离为1.2mm以上。
27.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在与上述半导体基板的偏离角(off angel)垂直的方向上，从上述有源区到上述终端结构部的端部之间的距离为1.2mm以上。
28.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，从上述有源区到上述终端结构部的端部之间设置有低寿命区。
29.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在与上述半导体基板的偏离角垂直的方向上，从上述有源区到上述终端结构部的端部之间设置有低寿命区。
30.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在上述第一半导体层与上述第二半导体层之间具备杂质浓度高于上述第二半导体层的杂质浓度的第一导电
型的第三半导体层，在上述终端结构部中的上述第三半导体层添加有钒、钛、硼或者氮。
31.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述氮的密度为1
×
10
18
/cm3以上，上述硼的密度为1
×
10
17
/cm3以上，上述钒或上述钛的密度为1
×
10
14
/cm3以上。
32.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第三半导体层的厚度为0.1μm以上且2μm以下。
33.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在上述第一半导体层与上述第二半导体层之间具备杂质浓度高于上述第二半导体层的杂质浓度的第一导电型的第三半导体层，上述终端结构部中的上述第三半导体层的晶体结构中设置有损伤。
34.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在上述终端结构部中的上述第一半导体层添加有氮。
35.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述半导体基板和上述第二电极仅设置于上述有源区。
36.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第二电极仅设置于上述有源区。
37.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在上述终端结构部设置有槽，上述槽从上述第二半导体层的与上述半导体基板相反的一侧的表面到达上述第一半导体层。
38.另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在从上述终端结构部的端部到上述有源区为止的预定的区域不具有基底面位错。
39.为了解决上述问题，达成本发明的目的，本发明的碳化硅半导体装置的制造方法具有以下特征。是一种碳化硅半导体装置的制造方法，上述碳化硅半导体装置具有：有源区，其供电流流通；以及终端结构部，其配置于上述有源区的外侧并形成包围上述有源区的周围的耐压结构。首先进行第一工序，在第二导电型的半导体基板的一个主面侧形成第二导电型的第一半导体层。然后进行第二工序，在上述第一半导体层的与上述半导体基板相反的一侧的表面形成第一导电型的第二半导体层。然后进行第三工序，在上述第二半导体层的与上述半导体基板相反的一侧的表面层形成第二导电型的第一半导体区。然后进行第四工序，在上述第一半导体区的与上述半导体基板相反的一侧的表面层形成杂质浓度高于上述第二半导体层的杂质浓度的第一导电型的第二半导体区。然后进行第五工序，在上述第一半导体区的被上述第二半导体层与上述第二半导体区所夹的区域的表面形成栅绝缘膜。然后进行第六工序，在上述栅绝缘膜上形成栅电极。然后进行第七工序，形成与上述第一半导体区和上述第二半导体区接触的第一电极。然后进行第八工序，在上述第一半导体层的另一个主面侧形成第二电极。使上述第二半导体层的位于上述终端结构部的端部的空穴的密度形成为1
×
10
15
/cm3以下。
40.另外，该发明所涉及的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第八工序之后还包括通过干式蚀刻除去从上述终端结构部的端部开始到上述有源区为止的预定的区域的第九工序。
41.根据上述发明，芯片的端部处的载流子密度变成堆垛层错(sf)扩大的阈值1
×
10
15
/cm3以下。由此，在半导体芯片通电时，能够抑制来自芯片的端部的堆垛层错(sf)的扩
大。因此，能够抑制正向电压增大。
42.发明效果
43.根据本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法，起到能够在使用了p型半导体基板的双极型碳化硅半导体元件中使元件端部的载流子的复合减少并抑制正向电压增大这样的效果。
附图说明
44.图1是表示实施方式1的碳化硅半导体装置的结构的截面图。
45.图2是表示实施方式1的碳化硅半导体装置的结构的俯视图。
46.图3是表示载流子密度的距有源区的距离依赖性的图表。
47.图4是表示以往的碳化硅半导体装置在通电前和通电后的特性的图表。
48.图5是表示实施方式1的碳化硅半导体装置在通电前和通电后的特性的图表。
49.图6是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图(其1)。
50.图7是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图(其2)。
51.图8是表示实施方式1的碳化硅半导体装置在制造过程中的状态的截面图(其3)。
52.图9是表示实施方式2的碳化硅半导体装置的结构的截面图。
53.图10是表示实施方式3的碳化硅半导体装置的结构的截面图。
54.图11是表示实施方式4的碳化硅半导体装置的结构的截面图。
55.图12是表示实施方式5的碳化硅半导体装置的结构的截面图。
56.图13是表示实施方式6的碳化硅半导体装置的结构的截面图。
57.图14是表示实施方式7的碳化硅半导体装置的结构的截面图。
58.图15是表示实施方式8的碳化硅半导体装置的结构的截面图。
59.图16是表示实施方式9的碳化硅半导体装置的结构的截面图。
60.图17是表示实施方式1至9的碳化硅半导体装置的其他结构的截面图(其1)。
61.图18是表示实施方式1至9的碳化硅半导体装置的其他结构的截面图(其2)。
62.图19是表示实施方式1至9的碳化硅半导体装置的其他结构的截面图(其3)。
63.图20是表示具有n型半导体基板的以往的双极型半导体装置的结构的截面图。
64.图21是表示具有n型半导体基板的以往的双极型半导体装置的漂移层中的载流子分布的图表。
65.图22是表示具有n型半导体基板的以往的双极型半导体装置的漂移层中的载流子分布的截面图。
66.图23是表示具有p型半导体基板的以往的双极型半导体装置的结构的截面图。
67.图24是表示具有p型半导体基板的以往的双极型半导体装置的漂移层中的载流子分布的截面图。
68.符号说明
69.1 p型碳化硅基板；
70.2 p型集电层
71.3 n型场截止层
72.4 n型漂移层
73.5 n型载流子蓄积层
74.6 p型基区
75.7 n
+
型发射区
76.8 p
+
型接触区
77.9 栅绝缘膜
78.10 栅电极
79.11 发射电极
80.12 集电极
81.13 p型终端区
82.14 低寿命区
83.15 杂质添加区
84.16 反掺杂区
85.17 斜台面
86.18 jfet区
87.20 p型缓冲层
88.21 p型漂移层
89.22 n型阴极层
90.23 阴极电极
91.24 阳极电极
92.25 n型终端区
93.26 p型场截止层
94.27 p型载流子蓄积层
95.28 n型基区
96.29 p
+
型源极区
97.30 n
+
型接触区
98.31 源极电极
99.32 漏极电极
100.34、134 n型缓冲层
101.35 p型栅极层
102.51、151 有源区
103.52、152 边缘终端区
104.53 终端结构部
105.60 n沟道型igbt
106.61、161 pin二极管
107.62 mosfet
108.63 晶体闸流管
109.101 n型碳化硅基板
110.102 n型缓冲层
111.103 n型漂移层
112.104 p型阳极层
113.105 阳极电极
114.106 阴极电极
115.107 p型终端区
116.111 p型碳化硅基板
117.112 p型缓冲层
118.113 p型漂移层
119.114 n型阴极层
120.115 阴极电极
121.116 阳极电极
122.117 n型终端区
具体实施方式
123.以下参照附图，对本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法的优选实施方式进行详细地说明。在本说明书和附图中，在标记了n的层和/或区域中，意味着电子是多数载流子，在标记了p的层和/或区域中，意味着空穴是多数载流子。另外，标注于n或p的“+”意味着是比没有标注“+”的层和/或区域的杂质浓度高，标注于n或p的
“‑”
意味着是比没有标注
“‑”
的层和/或区域的杂质浓度低。在包含“+”或
“‑”
的n或p的标记相同的情况表示浓度相近而不限于浓度相同。应予说明，在以下实施方式的说明和附图中，对相同的构成标注相同的符号，并省略重复说明。另外，在本说明书中，在密勒指数的标注中，
“‑”
是指在紧随其后的指数上标注的横线，通过在指数之前标注
“‑”
来表示负的指数。
124.(实施方式1)
125.作为本发明的碳化硅半导体装置，以n沟道碳化硅igbt60为例进行说明。图1是表示实施方式1的碳化硅半导体装置的结构的截面图。
126.如图1所示，n沟道碳化硅igbt60使用碳化硅基体而构成，该碳化硅基体是由在p型碳化硅基板(第二导电型的半导体基板)1的正面依次层叠p型集电层(第二导电型的第一半导体层)2、n型场截止层(第一导电型的第三半导体层)3、n型漂移层(第一导电型的第二半导体层)4、n型载流子蓄积层5而成。也可以不设置n型场截止层3和n型载流子蓄积层5。在n型载流子蓄积层5(在不设置n型载流子蓄积层5的情况下为n型漂移层4，以下简称为(4))的表面选择性地设置有p型基区(第二导电型的第一半导体区)6。
127.p型碳化硅基板1是掺杂有例如铝(al)的碳化硅单晶基板。p型集电层2是以杂质浓度低于p型碳化硅基板1的杂质浓度而设置的层。n型场截止层3是以杂质浓度高于n型漂移层4的杂质浓度而设置的层。因为通过n型场截止层3可抑制在关断时从高电阻的n型漂移层4延伸到n型场截止层3中的耗尽层，所以即使将n型漂移层4减薄，也能够防止耗尽层到达p型集电层2的击穿。n型场截止层3可以是单层也可以是多层，在n型场截止层3是多层的情况下，可以以相同的设定膜厚和设定载流子浓度形成多层，也可以以不同的设定膜厚和设定载流子浓度进行层叠。
128.这里，igbt具有因电导率调制效应而使导通电阻低的优点。以往，为了高效率地获得因电导率调制效应而致的低导通电阻化，如上所述在n型漂移层4的内部的基体正面侧设
置有以与n型漂移层4相同导电型且杂质浓度高于n型漂移层4的杂质浓度的n型载流子蓄积层5。由于n型载流子蓄积层5变成少数载流子的壁垒，并提高少数载流子的蓄积效果，因此集电极
‑
发射极间的电流密度增大，电导率调制效应变高。
129.在碳化硅基体的正面侧(后述的p型基区6侧)，设置有mos栅(由金属
‑
氧化膜
‑
半导体构成的绝缘栅)结构(元件结构)。mos栅包括p型基区6、n
+
型发射区(第一导电型的第二半导体区)7、p
+
型接触区8、栅绝缘膜9和栅电极10。具体来说，p型基区6设置于n型载流子蓄积层5(4)上，通过离子注入而形成。在p型基区6的内部，设置有在深度方向上贯穿p型基区6而到达n型载流子蓄积层5(4)的n型的jfet区(junction field effect transistor：结型场效应晶体管)18。jfet区18的杂质浓度高于n型漂移层4的杂质浓度。jfet区18具有使jfet电阻降低，并降低导通电阻的功能。在p型基区6的除jfet区18以外的部分，沿栅电极9形成沟道。
130.另外，在p型基区6的内部，选择性地设置有n
+
型发射区7。在p型基区6的内部，也可以选择性地设置p
+
型接触区8。在这种情况下，n
+
型发射区7可以设置得比p型基区6深。n
+
型发射区7和p
+
型接触区8与jfet区18分离地配置。p
+
型接触区8配置于比n
+
型发射区7更远离jfet区18的位置，且与n
+
型发射区7接触。在p型基区6的被jfet区18与n
+
型发射区7所夹的部分的表面上，从jfet区18的表面一直到n
+
型发射区7的表面设置有栅绝缘膜9。在栅绝缘膜9的表面上设置有栅电极10。以覆盖栅电极10的方式设置有层间绝缘膜(未图示)。
131.层间绝缘膜设置于碳化硅基体的正面上。在深度方向上贯穿层间绝缘膜的接触孔露出n
+
型发射区7和p
+
型接触区8。发射电极11介由在深度方向上贯穿层间绝缘膜的接触孔而与n
+
型发射区7和p
+
型接触区8接触，并且通过栅绝缘膜9和层间绝缘膜而与栅电极10电绝缘。在不设置p
+
型接触区8的情况下，发射电极11与n
+
型发射区7和p型基区6接触。在碳化硅基体的背面(即p型碳化硅基板1的背面)设置有集电极12。
132.在这样的碳化硅igbt中，在对栅电极10施加了正电压的情况下，在与栅绝缘膜9接触的p型基区6(p型碳化硅沟道层)的界面近旁附近形成反转层，igbt变成接通状态。如果从沟道流出的电子从p型基区6间的n型载流子蓄积层5到达n型漂移层4，则由p型基区6、n型漂移层4和p型集电层2形成的pnp晶体管被导通，并且空穴(hole)从p型集电层2注入到n型漂移层4而通过传导调制进行低电阻化。
133.另一方面，在反向施加时，耗尽层从p型基区6经由n型载流子蓄积层5而扩展到n型漂移层4。此时，如果电场集中于p型基区6的角部或者侧部，则发生雪崩，耐压下降。
134.图2是表示实施方式1的碳化硅半导体装置的结构的俯视图。如图2所示，边缘终端区52以包围有源区51的方式配置。另外，如图1所示，p型基区6和jfet区18仅设置于导通时供电流流通的有源区51，不设置于边缘终端区52。终端结构部53包围有源区51，是从有源区51到p型碳化硅基板(半导体芯片)1的端部t为止的区域。
135.图3是表示载流子密度的距有源区的距离依赖性的图表。在图3中，横轴表示距有源区51的位置，单位为mm。纵轴表示作为载流子密度的空穴密度，单位为cm
‑3。另外，图3是在将空穴的载流子寿命设为10μs的情况下的电流100a/cm2、室温(25℃左右)下的模拟结果。
136.这里，如果载流子密度超过阈值1
×
10
15
/cm3，则来自n型漂移层4的端部t的堆垛层错(sf)会扩大。如图3所示，距芯片的端部t的位置为1.2mm以下的区域的通电时载流子密度变成1
×
10
15
/cm3以上。这在载流子密度是电子密度的情况下也变成相同的结果。因此，在实
施方式1的碳化硅半导体装置中，通过将从有源区51到芯片的端部t之间设为1.2mm以上，从而使芯片的端部t处的通电时的电子密度或空穴密度中更小的一方的密度为堆垛层错(sf)扩大的阈值1
×
10
15
/cm3以下。因此，在半导体芯片通电时，能够抑制来自芯片的端部t的堆垛层错(sf)的扩大。另外，为了应对高温、大电流，优选将从有源区51到芯片的端部t之间设为1.5mm以上，更加优选为2.0mm以上。
137.为了在基板上使半导体层外延生长，碳化硅基板设置有4度的偏离角。设置偏离角的方向(偏离方向)为＜11
‑
20＞方向。在这里，因为堆垛层错的扩张方向为与偏离方向垂直的＜1
‑
100＞方向，所以至少在＜1
‑
100＞方向上从有源区51到芯片的端部t之间需要为1.2mm以上。
138.图4是表示以往的碳化硅半导体装置在通电前和通电后的特性的图表。图5是表示实施方式1的碳化硅半导体装置在通电前和通电后的特性的图表。在图4和图5中用实线表示通电前的特性，用虚线表示通电后的特性。在图4和图5中，横轴表示正向电压，单位为v，纵轴表示正向电流密度，单位为a/cm2。这里，在以往的碳化硅半导体装置中，从有源区151到芯片的端部t之间为0.5mm，在实施方式1的碳化硅半导体装置中，从有源区51到芯片的端部t之间(从有源区51到终端结构部53的端部之间)为1.2mm以上。
139.如图4所示，在以往的碳化硅半导体装置中，由于在元件端部发生载流子的复合，因此发生正向电压增大现象。在图4中，在通电前和通电后，在正向电流密度100a/cm2时，正向电压的增加δvf为5v以上，正向电压大幅增加。另一方面，在实施方式1的碳化硅半导体装置中，由于在元件端部，载流子的密度为1
×
10
15
/cm3以下，所以不会发生载流子的复合。因此，在正向电流密度100a/cm2时正向电压的增加δvf为0.01v以下，正向电压几乎不发生变化，能够抑制正向电压增大。
140.(实施方式1的碳化硅半导体装置的制造方法)
141.关于实施方式1的碳化硅半导体装置的制造方法，以使用碳化硅作为半导体材料制作(制造)n沟道型igbt的情况为例进行说明。图6至图8是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
142.首先，准备由p型的碳化硅制成的p型碳化硅基板1。然后，在p型碳化硅基板1的第一主面(正面)上通过外延生长来堆叠p型集电层2、n型场截止层3和n型漂移层4。将到此为止的状态记载于图6。
143.然后，在n型漂移层4的表面通过外延生长来堆叠n型载流子蓄积层5。然后，在n型载流子蓄积层5的表面形成将与p型基区6的形成区对应的部分开口的离子注入用掩模。然后，通过将该离子注入用掩模作为掩模而注入p型杂质离子，从而形成p型基区6。n型载流子蓄积层5的被p型基区6所夹的区域成为jfet区18。然后除去离子注入用掩模。
144.接下来，通过光刻和p型杂质离子注入在p型基区6的表面层选择性地形成p
+
型接触区8。然后，通过光刻和n型杂质离子注入在p型基区6的表面层选择性地形成n
+
型发射区7。然后，通过光刻和p型杂质离子注入在边缘终端区52的p型基区6的表面层选择性地形成p型终端区13。
145.用于形成上述n
+
型发射区7和p
+
型接触区8的各离子注入的顺序可以进行各种变更。然后，进行用于使通过各离子注入而分别形成的扩散区活化的活化退火(热处理)。将到此为止的状态记载于图7。
146.然后，对碳化硅基体的正面(p
+
型基区6侧的面)进行热氧化，而形成栅绝缘膜9。然后，在栅绝缘膜9上，作为栅电极10，形成例如多晶硅(poly
‑
si)层并进行图案化。
147.接下来，以覆盖栅电极10的方式形成层间绝缘膜(未图示)并进行图案化后，进行热处理(回流)。在层间绝缘膜图案化时，形成接触孔并且还除去露出于接触孔的栅绝缘膜9，而露出n
+
型发射区7和p
+
型接触区8。将到此为止的状态记载在图8。
148.接下来，通过例如溅射法以埋入接触孔的方式形成发射电极11。然后，在p型碳化硅基板1的背面形成集电极12。然后，在发射电极11上形成发射布线(未图示)。然后，在碳化硅基体的正面形成保护膜(未图示)。然后，通过将碳化硅基体切断(切割)为芯片状，从而完成图1所示的igbt。
149.如以上所说明的那样，根据实施方式1，芯片的端部处的载流子密度成为堆垛层错(sf)扩大的阈值1
×
10
15
/cm3以下，由此，在半导体芯片通电时，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。因此，能够抑制正向电压增大。
150.(实施方式2)
151.图9是表示实施方式2的碳化硅半导体装置的结构的截面图。在实施方式2中，在从有源区51到端部t为止的区域(从有源区51到终端结构部53的端部之间)在p型碳化硅基板(半导体芯片)1的高度(厚度)方向全体设置有低寿命区14。在低寿命区14中，因电子射线照射在晶体结构中设置有损伤。通过设置低寿命区14，能够缩短芯片的端部t处的载流子的寿命，能够抑制载流子(空穴)注入到芯片的端部，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。另外，因为堆垛层错的扩张方向为与偏离方向垂直的＜1
‑
100＞方向，所以需要至少在＜1
‑
100＞方向上，在从有源区51到芯片的端部t为止的区域设置有低寿命区14。
152.另外，实施方式2的碳化硅半导体装置例如在形成元件结构后且切割p型碳化硅基板1之前，通过从芯片的正面侧对p型碳化硅基板1的从有源区51到端部t为止的区域照射电子射线，从而能够形成低寿命区14。
153.如上所述，根据实施方式2，在从有源区到端部为止设置有低寿命区。由此，能够缩短芯片的端部处的载流子的寿命，能够抑制载流子(空穴)注入到芯片的端部，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。因此，能够抑制正向电压增大。
154.(实施方式3)
155.图10是表示实施方式3的碳化硅半导体装置的结构的截面图。在实施方式3中，在从有源区51到终端结构部53的端部之间的p型碳化硅基板1侧的与p型区(p型碳化硅基板1和p型集电层2)接触的n型区(n型场截止层3或n型漂移层4)设置有杂质添加区15。图10示出在n型场截止层3设置有杂质添加区15的例子。杂质添加区15通过添加钒(v)、钛(ti)、硼(b)、氮(n)等而形成。通过设置杂质添加区15，通过因离子注入而导入的结晶损伤、因不同种类杂质掺杂而导入复合中心、或者俄歇复合(auger recombination)的促进而能够缩短芯片的端部t处的载流子的寿命，能够抑制载流子(空穴)从p型集电层2注入到芯片的端部，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。另外，优选氮的密度为1
×
10
18
/cm3以上，硼的密度为1
×
10
17
/cm3以上，钒或钛的密度为1
×
10
14
/cm3以上。
156.另外，实施方式3的碳化硅半导体装置通过例如在形成与p型碳化硅基板1侧的p型区接触的n型区后，通过离子注入在n型区添加钒(v)、钛(ti)、硼(b)、氮(n)等而形成。优选该n型区的厚度为0.1μm以上且2μm以下。
157.如以上所说明的那样，根据实施方式3，在从有源区到端部为止的与p型碳化硅基板侧的p型区接触的n型区设置有杂质添加区。由此，能够缩短芯片的端部处的载流子的寿命，能够抑制载流子(空穴)从p型集电层2注入到芯片的端部，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。因此，能够抑制正向电压增大。
158.(实施方式4)
159.图11是表示实施方式4的碳化硅半导体装置的结构的截面图。在实施方式4中，在从有源区51到终端结构部53的端部之间的与p型碳化硅基板1侧的n型区(n型场截止层3或n型漂移层4)接触的p型区(p型碳化硅基板1和p型集电层2)设置有反掺杂区16。图11示出了在p型集电层2设置有反掺杂区16的实施方式。反掺杂区16通过向p型区反掺杂成为施主的杂质而形成并且是高电阻区。通过设置反掺杂区16，能够抑制载流子(空穴)从p型集电层2注入到芯片的端部t，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。
160.另外，实施方式4的碳化硅半导体装置例如通过在形成与p型碳化硅基板1侧的n型区接触的p型区后，通过离子注入向p型区添加成为施主的杂质例如氮(n)等而形成。
161.如以上所说明的那样，根据实施方式4，在从有源区到端部为止的与p型碳化硅基板侧的n型区接触的p型区设置有高电阻的反掺杂区。由此，能够抑制载流子(空穴)从p型集电层2注入到芯片的端部，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。因此，能够抑制正向电压增大。
162.(实施方式5)
163.图12是表示实施方式5的碳化硅半导体装置的结构的截面图。实施方式5在从有源区51到终端结构部53的端部之间的区域s中除去了p型碳化硅基板1和集电极12。由此，因为经除去后的区域s在导通时电流不流通，所以能够抑制载流子(空穴)从p型碳化硅基板1注入到芯片的端部t，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。
164.另外，实施方式5的碳化硅半导体装置能够通过例如在对形成元件结构后的p型碳化硅基板1进行切割之前，除去从有源区51到端部t为止的区域s的p型碳化硅基板1和集电极12而形成。
165.如以上所说明的那样，根据实施方式5，在从有源区到端部为止的区域中除去p型碳化硅基板和集电极。由此，在该区域，能够抑制载流子(空穴)从p型碳化硅基板注入到芯片的端部，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。因此，能够抑制正向电压增大。
166.(实施方式6)
167.图13是表示实施方式6的碳化硅半导体装置的结构的截面图。在实施方式6中，在从有源区51到终端结构部53的端部之间的区域s’中，集电极12被除去。由此，因为该区域s’在导通时没有电流流通，因此能够抑制载流子(空穴)从p型碳化硅基板1注入到芯片的端部t，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。
168.另外，实施方式6的碳化硅半导体装置例如能够通过在p型碳化硅基板1的背面形成集电极12时，仅在有源区51形成集电极12而形成。另外，也能够通过在对形成元件结构后的半导体基板(半导体芯片)1进行切割之前，除去从有源区51到端部t为止的区域s’的集电极12而形成。
169.另外，在通过外延生长而形成p型碳化硅基板1作为p型区的情况下，为了在形成集
电极12的地方形成欧姆接触而进行离子注入。通过仅在有源区51进行该离子注入，即使在整个面形成集电极12，也能够得到与除去了从有源区51到端部t为止的区域s’的集电极12的实施方式相同的效果。
170.如以上所说明的那样，根据实施方式6，在从有源区到端部为止的区域中，除去集电极。由此，在该区域，能够抑制载流子(空穴)从p型碳化硅基板注入到芯片的端部，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。因此，能够抑制正向电压增大。
171.(实施方式7)
172.图14是表示实施方式7的碳化硅半导体装置的结构的截面图。在实施方式7中，从有源区51到终端结构部53的端部之间，贯穿n型载流子蓄积层5(4)而设置有到达p型集电层2的斜台面(bevel mesa)17。由此，能够防止基底面位错这样的线缺陷从碳化硅半导体装置的端部t扩张为堆垛层错这样的面缺陷并到达有源区51。
173.另外，实施方式7的碳化硅半导体装置也能够通过例如在形成n型载流子蓄积层5(4)后，利用干式蚀刻形成斜台面17而形成。
174.如以上所说明的那样，根据实施方式7，在从有源区到端部之间设置有斜台面。由此，能够防止基底面位错这样的线缺陷从碳化硅半导体装置的端部扩张为堆垛层错这样的面缺陷，并达到有源区。因此，能够抑制正向电压增大。
175.(实施方式8)
176.图15是表示实施方式8的碳化硅半导体装置的结构的截面图。在实施方式8中，从有源区51到终端结构部53的端部之间的预定的区域s”在p型碳化硅基板1的高度(厚度)方向整体被除去例如10～30μm。由此，存在于端部t的基底面位错被除去，能够防止基底面位错这样的线缺陷扩张为堆垛层错这样的面缺陷并到达有源区51。
177.另外，实施方式8的碳化硅半导体装置能够通过例如在对形成元件结构后的半导体基板(半导体芯片)1进行切割后，利用干式蚀刻除去p型碳化硅基板1的从有源区51到终端结构部53的端部之间的预定的区域s”而形成。
178.如以上所说明的那样，根据实施方式8，从端部到有源区为止的预定的区域在p型碳化硅基板的高度(厚度)方向整体被除去。由此，存在于端部的基底面位错被除去，能够防止基底面位错这样的线缺陷扩张为堆垛层错这样的面缺陷并到达有源区。因此，能够抑制正向电压增大。
179.(实施方式9)
180.图16是表示实施方式9的碳化硅半导体装置的结构的截面图。在实施方式9中，在从有源区51到终端结构部53的端部之间的p型碳化硅基板1的高度(厚度)方向整体设置有低寿命区14。在低寿命区14中，通过照射质子(h
+
)而在晶体结构设置有损伤。通过设置低寿命区14，能够缩短芯片的端部t处的载流子寿命，能够抑制载流子(空穴)注入到芯片的端部，能够抑制来自芯片的端部的堆垛层错(sf)的扩大。
181.另外，实施方式9的碳化硅半导体装置能够通过例如在对形成元件结构后的p型碳化硅基板1进行切割后，从侧面侧(图16的箭头v’侧)向p型碳化硅基板1的从有源区51到端部t为止的区域照射质子(h
+
)，从而形成低寿命区14。
182.如以上所说明的那样，根据实施方式9，从有源区到端部为止设置有低寿命区。由此，能够缩短芯片的端部处的载流子的寿命，能够抑制载流子(空穴)注入到芯片的端部，能
够抑制来自芯片的端部的堆垛层错(sf)的扩大。因此，能够抑制正向电压增大。
183.以上，在实施方式1至9中，虽然以n沟道碳化硅igbt60为例进行说明，但实施方式1至9也可以应用其他结构的碳化硅半导体装置。图17至19是表示实施方式1至9的碳化硅半导体装置的其他结构的截面图。
184.图17示出了pin二极管61的例子。如图17所示，pin二极管61使用在p型碳化硅基板1的正面上通过外延生长依次层叠p型缓冲层20、p型漂移层21、n型阴极层22而成的碳化硅基体来构成。在n型阴极层22上设置有阴极电极23，并在背面设置有阳极24。
185.n型阴极层22仅设置于导通时供电流流通的有源区，而不设置于终端结构部53。在终端结构部53配置有包括越配置于外侧(半导体基板的侧面侧)则杂质浓度越低的n型终端区25的耐压结构。
186.图18示出mosfet62的例子。如图18所示，mosfet62使用在p型半导体基板1的正面上通过外延生长而依次层叠p型场截止层26、p型漂移层21、p型载流子蓄积层27而成的碳化硅基体来构成。在n型载流子蓄积层27的内部设置有n型基极区28。另外，在n型基区28的内部设置有p
+
型源极区29和n
+
型接触区30。在n型基极区28的内部，设置有在深度方向上贯穿n型基区28而到达p型载流子蓄积层27的p型的jfet区18。
187.另外，在从n型基区28一直到p
+
型源区29的表面设置有栅极绝缘膜9。在栅极绝缘膜9的表面上设置有栅电极10，并以覆盖栅电极10的方式设置有层间绝缘膜(未图示)。在碳化硅基体的正面侧设置有与p
+
型源极区29和n
+
型接触区30接触的源极电极31，在源极电极31上设置有源极布线(未图示)，在源极布线上设置有保护膜(未图示)。另外，在背面设置有漏电极32。
188.n型基区28和jfet区18仅设置于在导通时供电流流通的有源区，而不设置于终端结构部53。在终端结构部53例如配置有包括越配置于外侧(半导体基板的侧面侧)则杂质浓度越低的n型终端区25的耐压结构。
189.图19示出晶体闸流管63的例子。另外，gto和/或gct(gate commutated turn
‑
off thyristor：栅极换流晶闸管)也同样。如图19所示，晶体闸流管63使用在p型半导体基板1的正面上通过外延生长而依次层叠p型缓冲层20、n型缓冲层34、n型漂移层4、p型栅极层35、n型阴极层22而成的碳化硅基体来构成。在p型栅极层35的内部设置有p
+
型接触区8，并在深度方向上贯穿n型阴极层22的接触孔露出p+型接触区8。
190.另外，在p
+
型接触区8的表面上设置有栅电极10，并以覆盖栅电极10的方式设置有层间绝缘膜(未图示)。在碳化硅基体的正面侧设置有与n型阴极层接触的阴极电极23。另外，在背面设置有阳极电极24。
191.p型栅极层35仅设置于在导通时供电流流通的有源区，而不设置于终端结构部53。在终端结构部53配置有例如包括越配置于外侧(半导体基板的侧面侧)则杂质浓度越低的p型终端区13的耐压结构。
192.以上，本发明能够在不脱离本发明的主旨的范围内进行各种变更，在上述各实施方式中，例如各部分的尺寸和/或杂质浓度等可根据所要求的规格等进行各种设定。
193.工业上的可利用性
194.如上所述，本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法对于在逆变器等电力变换装置和/或各种工业用机械等的电源装置和/或汽车的点火器等中所使用
的功率半导体装置是有用的。