半导体结构及其形成方法与流程

1.本申请的实施例涉及半导体领域，并且更具体地，涉及半导体结构及其形成方法。


背景技术：

2.半导体工业经历了快速的增长。半导体材料和设计的技术进步已经产生了几代半导体器件，其中每一代都比前一代具有更小、更复杂的电路。在集成电路(ic)发展的过程中，通常是功能密度(即每个芯片区域的互连器件的数量)增加了，而几何尺寸(即可以使用制造工艺产生的最小部件(或者导线))却减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。但是这些进步也增加了半导体器件处理和制造的复杂性。
3.随着特征尺寸的不断减小，当在场效应晶体管(fet)中形成具有多个材料层的金属栅极堆叠件时，会出现挑战。例如，在栅极替换工艺中，在栅极沟槽中形成至少栅极介电层和功函金属层之后，栅极沟槽可以用于体导电层的所剩空间不可避免地受到限制，并且可能会导致体导电层的沉积中的困难。至少由于这个原因，期望对形成金属栅极堆叠件的方法进行改进。


技术实现要素：

4.根据本申请的实施例，提供了一种形成半导体结构的方法，包括：形成自半导体衬底凸出的位于鳍部上方的伪栅极堆叠件；形成位于伪栅极堆叠件的侧壁上的栅极间隔件；形成位于鳍部的部分上方的源极/漏极(s/d)部件；形成位于栅极间隔件之间的栅极沟槽，其中，形成栅极沟槽包括修整栅极间隔件的顶部，以在栅极沟槽中形成漏斗状开口；以及形成位于栅极沟槽中的金属栅极结构。
5.根据本申请的实施例，提供了一种半导体结构，包括：半导体鳍部，自衬底凸出；金属栅极结构，设置在半导体鳍部上方，其中，金属栅极结构包括栅极介电层、设置在栅极介电层上方的功函金属层、以及设置在功函金属层上方的体导电层；栅极间隔件，设置在金属栅极结构的侧壁上，其中，每个栅极间隔件的顶面都成角度朝向所述半导体鳍部；介电层，设置在每个栅极间隔件的顶面上方；以及导电部件，设置在栅极间隔件之间，以接触金属栅极结构，其中，导电部件的侧壁接触介电层。
6.根据本申请的实施例，提供了一种形成半导体结构的方法，包括：形成位于半导体衬底上方的占位栅极堆叠件，其中，占位栅极堆叠件包括设置在其侧壁上的间隔件；用金属栅极堆叠件替代占位栅极堆叠件，其中，替代占位栅极堆叠件包括：在第一蚀刻工艺中去除占位栅极堆叠件的顶部；在第二蚀刻工艺中以一定角度修整间隔件的顶部，使得间隔件具有成角度的顶面；在第三蚀刻工艺中去除占位栅极堆叠件的底部，从而形成位于修整的间隔件之间的栅极沟槽；以及形成位于栅极沟槽中的金属栅极堆叠件；以及形成位于金属栅极堆叠件上方的栅极接触件。
7.本申请的实施例涉及场效应晶体管中的金属栅极结构及其制造方法。
附图说明
8.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
9.图1a和图1b示出了根据本发明的各种实施例的用于制造半导体器件的示例性方法的流程图；
10.图2a是根据本发明的各种实施例的示例性半导体器件的三维立体图；
11.图2b是根据本发明的各种实施例的图2a所示的半导体器件的平面俯视图；
12.图3、图4、图5、图6、图7、图8、图9、图10、图11、图12a、图12b、图13、图14、图15、图16、图17、图18a、和图18b是根据本发明的各个实施例的在图1a和/或图1b所示的方法的中间阶段期间沿着图2a和/或图2b的线a
‑
a'截取的部分或者整体的半导体器件的截面图。
具体实施方式
13.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，本发明中一个部件形成在另一个部件上，一个部件与另一个部件的连接，和/或联接的形成包括其中部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在部件之间的实施例，使得部件不直接接触。另外，空间相对位置的术语，例如“下方”、“上方”、“水平”、“垂直”、“在
…
之上”、“在
…
上方”“在
…
之下”、“在
…
下方”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)是用于简化本发明中一个部件和另一个部件的关系。这些相对术语为了表示具有这些部件的器件的不同方位。
14.另外，当用“大约”，“近似”等描述数字或数字范围时，该术语旨在涵盖包括在所描述数字的合理范围内的数字，例如在如所描述的数字的+/
‑
10％内或者本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。另外，本发明可能在各个实施例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
15.本发明总体上涉及半导体器件，并且更具体地涉及场效应晶体管(fet)，例如平板fet、三维鳍式fet(finfet)、三维全环栅(gaa)fet、和/或其他类型的fet。
16.fet中不断减小的特征尺寸对ic制造工艺提出了许多挑战。例如，减小栅极长度同时希望保持金属栅极堆叠件的功能，可能会导致用于金属栅极堆叠件中的各种材料层的处理窗口(例如用于沉积的可用空间)受限。在某些情况下，这种有限的处理窗口可能会导致材料层(例如体导电层)的低效和/或不完全沉积，使得在所得的fet中潜在地造成结构缺陷。尽管用于解决此问题和其他问题的现有技术通常是足够的，但并不是在所有方面都完全令人满意。
17.现在参考图1a和图1b，示出了根据本发明的各个方面的形成半导体器件200(以下简称为器件200)的方法100和方法300的流程图。方法100和方法300仅是示例，并不旨在将本发明限定为超出权利要求书中具体叙述的内容。可以在方法100和方法300之前、之中和之后提供其他操作，并且对于该方法的其他实施例，可以替换、去除或者移动所描述的一些步骤。方法100和方法300在下面结合图3
‑
图18b进行描述，其是在方法100的中间步骤处沿
着图2a和图2b所示的虚线aa
′
截取的装置200的截面图。器件200可以是在ic或者其一部分的处理期间所制造的中间器件，其可以包括静态随机存取存储器(sram)和/或其他逻辑电路，诸如电阻器、电容器、和电感器的无源组件，以及诸如finfet、gaa fet、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极晶体管、高压晶体管、高频晶体管、和/或其他晶体管的有源组件。本发明不限于器件或者器件区域的任何特定数量、或者任何特定器件配置。例如，虽然所示的装置200是三维器件，但是本发明还可以提供用于制造平板器件的实施例。可以将附加特征添加至器件200，并且在器件200的其他实施例中可以替换、修改或者去除以下描述的一些特征。
18.在操作102，参考图2a、图2b、和图3，方法100形成的器件200包括：一个或者多个鳍部(或者有源区)204，其从衬底202凸出，并且通过隔离结构208分隔开；伪栅极堆叠件(或者占位栅极堆叠件)210，设置在鳍部204上方；界面层209，设置在伪栅极堆叠件210和鳍部204之间；以及栅极间隔件212，设置在伪栅极堆叠件210的侧壁上。虽然未示出，但是器件200可以包括其他组件，例如设置在伪栅极堆叠件210上方的硬掩模层、阻挡层、其他合适的层、或其组合。
19.衬底202可以包括：基本(单元素)半导体，例如硅、锗、和/或其他合适的材料；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、和/或其他合适的材料；合金半导体，例如sige、gaasp、alinas、algaas、gainas、gainp、gainasp、和/或其他合适的材料。衬底202可以是具有均匀组成的单层材料。可替代地，衬底202可以包括具有适合于ic器件制造的相似或者不同组成的多个材料层。在一个示例中，衬底202可以是绝缘体上硅(soi)衬底，其具有形成在氧化硅层上的硅层。在另一个示例中，衬底202可以包括导电层、半导体层、介电层、其他层、或其组合。
20.在其中衬底202包括fet的一些实施例中，各种掺杂区设置在衬底202中或者衬底202上。掺杂区可以掺杂有n型掺杂剂，例如磷或者砷，和/或p型掺杂剂，例如硼或者bf2，具体取决于设计要求。掺杂区可以以p阱结构、以n阱结构、以双阱结构、或者以凸起结构直接形成在衬底202上。掺杂区可以通过注入掺杂剂原子、原位掺杂的外延生长、和/或其他合适的技术来形成。每个鳍部204可以适合于提供n型fet或者p型fet。在一些实施例中，如本文所示的鳍部204可以适合于提供相似类型(即均为n型或者均为p型)的fet。可替代地，其可以适合于提供不同类型(即n型和p型)的fet。该配置仅用于说明目的，并不旨在进行限制。
21.可以使用包括光刻和蚀刻工艺在内的合适的工艺来制造鳍部204。光刻工艺可以包括：形成光刻胶层(抗蚀剂)覆盖衬底202，将抗蚀剂暴露于图案，实施曝光后烘烤工艺、并且使抗蚀剂显影，以形成包括抗蚀剂的掩蔽元件(未示出)。然后，掩蔽元件用于蚀刻凹进至衬底202中，在衬底202上留下鳍部204。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)、和/或其他合适的工艺。
22.用于形成鳍部204的方法的许多其他实施例可能是合适的。例如，鳍部204可以使用双重图案化或者多重图案化工艺来图案化。通常，双重图案化或者多重图案化工艺组合了光刻和自对准工艺，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，之后可以使用所剩的间隔件或者心轴来图案化鳍部204。
23.参考图2a，隔离结构208可以包括氧化硅、氮化硅、氧氮化硅、氟化物掺杂的硅酸盐玻璃(fsg)、低k介电材料、和/或其他合适的材料。隔离结构208可以包括浅沟槽隔离(sti)部件。在一个实施例中，通过在形成基底鳍部204c期间在衬底202中蚀刻沟槽，来形成隔离结构208。然后，可以通过沉积工艺，然后通过化学机械平坦化(cmp)工艺，用以上描述的隔离材料来填充沟槽。在另一个实施例中，通过在鳍部204上方沉积作为间隔层的介电层、并且随后使介电层凹进以使得隔离结构208的顶面在鳍部204的顶面之下，来形成隔离结构208。其他结构，例如场氧化物、硅的局部氧化(locos)、和/或其他合适的结构，也可以实现为隔离结构208。可替代地，隔离结构208可以包括多层结构，例如，具有一个或者多个热氧化物衬垫层。可以通过任何合适的方法，例如化学气相沉积(cvd)、可流动的cvd(fcvd)、旋涂玻璃(sog)、其他合适的方法、或其组合，来沉积隔离结构208。
24.仍然参考图2a、图2b、和图3，伪栅极堆叠件210设置在鳍部204上方，并且可以包括多晶硅。在本实施例中，在形成器件200的其他部件之后，用金属栅极堆叠件替代伪栅极堆叠件210的部分。伪栅极堆叠件210可以通过一系列沉积和图案化工艺来形成。例如，伪栅极堆叠件210可以通过在鳍部204上方沉积多晶硅层、并且实施各向异性蚀刻工艺(例如干蚀刻工艺)以去除多晶硅的一部分来形成。在本实施例中，器件200还包括界面层209，界面层209包括诸如氧化硅的氧化物材料。可以在沉积多晶硅层之前，通过诸如热氧化、化学氧化、其他适合的方法、或其组合的适合的方法，在鳍部204上形成界面层209。然后可以通过合适的蚀刻工艺，将界面层209的未由伪栅极堆叠件210覆盖的部分去除。在一些实施例中(未示出)，界面层209在去除伪栅极堆叠件210之后、并且在形成金属栅极堆叠件(例如下面将详细讨论的高k金属栅极结构230)之前形成。
25.之后，仍然参考图3，栅极间隔件212可以形成在伪栅极堆叠件210的侧壁上。栅极间隔件212可以是单层结构或者多层结构，并且可以包括氧化硅、氮化硅、碳化硅、氧氮化硅、氧碳化硅、其他合适的材料、或其组合。栅极间隔件212的每个间隔件层可以通过以下步骤形成：首先在伪栅极堆叠件210上方沉积介电层，随后在各向异性蚀刻工艺(例如干蚀刻工艺)中去除介电层的一部分，在伪栅极堆叠件210的侧壁上留下介电层的一部分作为栅极间隔件。
26.参考图4，方法100在操作104处在鳍部204中并且邻近伪栅极堆叠件210形成外延s/d部件214。外延s/d部件214可以适合于形成p型finfet器件(例如包括p型外延材料)，或者可替代地，形成n型finfet器件(例如包括n型外延材料)。p型外延材料可以包括一个或者多个硅锗外延层(epi sige)，其中硅锗掺杂有诸如硼、锗、铟的p型掺杂剂、和/或其他p型掺杂剂。n型外延材料可以包括一个或者多个硅外延层(epi si)或者硅碳外延层(epi sic)，其中硅或者硅碳掺杂有诸如砷、磷的n型掺杂剂、和/或其他n型掺杂剂。在一些实施例中，可以实施一种或者多种外延工艺，以通过在鳍部204中的合适的蚀刻工艺形成的s/d凹进(未示出)中生长外延材料。外延工艺可以包括cvd技术(例如气相外延(vpe)、超高真空cvd(uhv
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cvd)、低压(lp
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cvd)、和/或等离子增强cvd(pe
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cvd))、分子束外延、其他合适的seg工艺、或其组合。外延工艺可以使用气体和/或液体前体，其与下面的衬底的组成相互作用。在一些实施例中，通过在外延生长工艺期间将掺杂剂添加至源材料中，来原位掺杂外延材料。在一些实施例中，在实施沉积工艺之后，通过离子注入工艺来掺杂外延材料。在一些实施例中，随后实施退火工艺，以激活外延s/d部件214中的掺杂剂。
27.之后，方法100在操作106处随后去除伪栅极堆叠件210，以在栅极间隔件212之间形成栅极沟槽220。参考图5，在去除伪栅极堆叠件210之前，方法100通过cvd、fcvd、sog、其他合适的方法、或其组合，在外延s/d部件214上方形成层间介电(ild)层218。ild层218可以包括氧化硅、低k介电材料、teos、掺杂的氧化硅(例如bpsg、fsg、psg、bsg等)、其他合适的介电材料、或其组合。方法100可以可选地在形成ild层218之前在外延s/d部件214上方形成蚀刻停止层(esl)216。esl216可以包括氮化硅、氧氮化硅、氧掺杂或者碳掺杂的氮化硅、其他合适的材料、或其组合，并且可以通过cvd、物理气相沉积(pvd)、原子层沉积(ald)、其他合适的方法、或其组合来形成。之后，方法100可以在一个或者多个cmp工艺中对ild层218进行平坦化，以暴露伪栅极堆叠件210的顶面。
28.在本实施例中，参考图1b和图6
‑
图9，方法300实施为在一系列蚀刻工艺中去除伪栅极堆叠件210。在操作302，参考图6，方法300实施蚀刻工艺402，以去除伪栅极堆叠件210的顶部，从而形成栅极沟槽220。在本实施例中，蚀刻工艺402去除伪栅极堆叠件210的顶部，但不去除或者基本不去除栅极间隔件212、esl216、和ild层218。在一些实施例中，蚀刻工艺402通过创建开放空间用于使(一些)蚀刻剂与栅极间隔件212、esl216、和/或ild层218进行相互作用(例如通过化学反应和/或通过物理轰击去除)，来容纳后续的处理步骤(例如修整工艺404)。
29.蚀刻工艺402可以是配置成各向异性地并且选择性地去除伪栅极堆叠件210的顶部的任何合适的蚀刻工艺。在本发明中，术语“各向异性”通常是指基本上单向的蚀刻工艺。在本实施例中，“各向异性”是指蚀刻工艺的方向基本上沿着伪栅极堆叠件210的垂直高度，即，沿着如本文所描绘的z轴。在本实施例中，在蚀刻工艺402期间实施的合适蚀刻剂包括例如含氯气体(例如cl2、sicl4、bcl3、其他含氯气体、或其组合)，含氟蚀刻剂(例如cf4、chf3、ch3f、ch2f2、c4f8、c4f6、其他含氟气体、或其组合)、含溴蚀刻剂(例如hbr)、含氧蚀刻剂(例如o2)、含氢蚀刻剂(例如h2)、惰性气体(例如he、ne、ar、kr、xe、rn、或其组合)、其他合适的蚀刻剂、或其组合。在本实施例中，用于蚀刻工艺402的蚀刻剂与多晶硅材料发生化学反应，以去除(例如通过氧化)伪栅极堆叠件210的顶部。在一些实施例中，对诸如功率和/或偏压的蚀刻参数进行控制，以确保蚀刻方向保持基本上各向异性。
30.在一些实施例中，通过蚀刻工艺402去除的顶部由小于伪栅极堆叠件210的总高度h的高度h1限定。换句话说，本实施例提供了将蚀刻工艺402调整为部分地蚀刻伪栅极堆叠件210、而不是将其完全地去除的工艺。在一些实施例中，高度h1由蚀刻工艺的持续时间来控制。在一些示例中，h1与h的比值可以为约1：5至约1：2，或者约1：4至约1：3，并且h1可以为约80埃。在一些情况下，如果h1与h的比值小于约1：5，则蚀刻工艺402可能无法有效地为后续的修整工艺404创建空间。另一方面，如果h1与h的比值大于约1：2，则后续的蚀刻工艺，包括修整工艺404和蚀刻工艺406，可能会无意中损坏下面的鳍部204。
31.之后，参考图7，方法300在操作304处实施修整工艺404，以在栅极沟槽220中形成漏斗状开口222。在本实施例中，修整工艺404是各向同性蚀刻工艺，其配置成去除栅极间隔件212(和esl216)的顶部，从而横向地(即沿着x轴)在其顶部开口处扩展栅极沟槽220。在一些实施例中，将修整工艺404调整为去除栅极间隔件212(和esl216)的顶部，但基本未去除伪栅极堆叠件210的所剩部分。换句话说，栅极沟槽220的高度h1在实施修整工艺404之后，基本上没有变化。在一些实施例中，修整工艺404还去除了设置在栅极沟槽220的开口附近
的ild层218的一部分。
32.修整工艺404在许多方面与蚀刻工艺402不同。例如，与以上相对于蚀刻工艺402所讨论的“各向异性”相反，术语“各向同性”通常是指基本上多方向的蚀刻工艺。在本实施例中，与刻蚀工艺402相比，修整工艺404的各向同性性质允许由栅极沟槽220暴露的栅极间隔件212的顶部比伪栅极堆叠件210的所剩部分的顶面蚀刻得更多。另外，为了使通过修整工艺404所去除的伪栅极堆叠件210的所剩部分最小化，方法300实施干蚀刻剂，其包括一种或者多种惰性气体，例如he、ne、ar、kr、xe、rn、或其组合。在一些实施例中，一种或者多种稀有气体构成在修整工艺404中实施的干蚀刻剂的组成的至少约30％。在一些实施例中，一种或者多种稀有气体构成干蚀刻剂的组成的约100％，即，干蚀刻剂不含或基本上不含任何非稀有气体。在本实施例中，干蚀刻剂不与伪栅极堆叠件210的组成发生化学反应或者基本不发生反应；而是，干蚀刻剂提供高能离子，以通过粒子轰击去除栅极间隔件212的部分。这样，用于修整工艺404的干蚀刻剂不同于用于蚀刻工艺402(以及下面将详细讨论的蚀刻工艺406)所实施的配置成有意地去除伪栅极堆叠件210的干蚀刻剂。在一些实施例中，由于蚀刻剂的负载更集中在栅极沟槽220的开口附近，因此与esl216(和ild层218)相比，修整工艺404去除更多的栅极间隔件212，从而形成了漏斗状的开口222。
33.仍然参考图7，漏斗状开口222的特征在于顶部宽度w2和底部宽度w1，底部宽度w1小于顶部宽度w2。顶部宽度w2通常限定由修整工艺404产生的蚀刻的横向范围(即，沿着x轴的距离)，而底部宽度w2限定栅极间隔件212之间的栅极沟槽220的宽度。由于干蚀刻剂的加载效果，使得修整工艺404获得修整后的栅极间隔件212和esl216的顶面224。在一些实施例中，如本文所述，顶面224与水平基准线ll
′
(例如基本平行于x轴的参考线)形成角度α。换句话说，顶面224以角度α向下朝着鳍部204倾斜。在本实施例中，角度α是锐角，并且由于顶面224相对于水平参考线ll’的向下倾斜而为负。在一些实施例中，角度α小于约20
°
。例如，角度α可以小于约10
°
。在本实施例中，角度α通过控制修整工艺404的各种参数来调节，所述各种参数包括例如蚀刻偏压、蚀刻功率、蚀刻时间、其他合适的参数、或其组合。例如，增大上述因素的一个或者多个，通常会使角度α增大。
34.在一些实施例中，漏斗状开口222的倾斜程度通常与角度α的大小成比例，即，角度α越大，顶面224就越陡峭。另外，参考图7，漏斗状开口222的竖直下降可以由距离d限定，距离d也通过三角关系与角度α成比例，即，角度α越大，距离d越大。相应地，增大的角度α使得随后形成的金属栅极堆叠件的最终栅极高度h'减小，高度h'是伪栅极堆叠件210的总高度h与距离d之间的差。如此，虽然本实施例没有将角度限定为特定值，但是可以基于许多因素来确定角度α的大小，这些因素包括例如漏斗状开口的期望的陡度，以及金属栅极堆叠件的期望的最终栅极高度。
35.参考图8，方法300在操作306处随后实施蚀刻工艺406，以去除伪栅极堆叠件210的所剩部分，从而沿着z轴使栅极沟槽220向下延伸。在一些实施例中，如本文中所描绘，蚀刻工艺406完全去除伪栅极堆叠件210，以暴露界面层209。在一些实施例中，蚀刻工艺406配置成以类似于蚀刻工艺402的方式各向异性地去除伪栅极堆叠件210的所剩部分。例如，蚀刻工艺406可以利用类似于蚀刻工艺402的蚀刻剂的蚀刻剂来实施干蚀刻工艺，所述蚀刻剂包括含氯气体(例如cl2、sicl4、bcl3、其他含氯气体、或其组合)、含氟蚀刻剂(例如cf4、chf3、ch3f、ch2f2、c4f8、c4f6、其他含氟气体、或其组合)，含溴蚀刻剂(例如hbr)、含氧蚀刻剂(例如
o2)、含氢蚀刻剂(例如h2)、惰性气体(例如he、ne、ar、kr、xe、rn、或其组合)、其他合适的蚀刻剂、或其组合。在一些实施例中，使用与蚀刻工艺402类似的蚀刻参数来实施蚀刻工艺406。在一些实施例中，蚀刻工艺406配置成去除更大数量的由上面详细讨论的h和h1之间的差的高度来限定的伪栅极堆叠件210。为此，蚀刻工艺406可以实施为与蚀刻工艺402的蚀刻参数不同的蚀刻参数(例如蚀刻偏压、蚀刻功率、蚀刻时间、蚀刻剂的组成、其他合适的参数、或其组合)。例如，蚀刻工艺406可以比蚀刻工艺402实施更高的蚀刻偏压和/或更高的蚀刻功率。另外地或者可替代地，蚀刻工艺406可以实施为利用合适的湿蚀刻剂(例如h2o2、nh4oh、hcl、h2o、其他合适的湿蚀刻剂、或其组合)的湿蚀刻工艺。在一些实施例中，湿蚀刻工艺配置成在伪栅极堆叠件210的组成(即，多晶硅)与周围的组件之间提供增强的蚀刻选择性。
36.之后，参考图9，方法300在操作308处对栅极沟槽220实施清洁工艺408，以去除残留在栅极沟槽220中的任何蚀刻副产物。在本实施例中，清洁工艺408是湿蚀刻工艺，配置为去除由蚀刻工艺402、修整工艺404、和/或蚀刻工艺406产生的蚀刻副产物。在一些实施例中，清洁工艺408实施湿蚀刻剂，例如h2o2、nh4oh、hcl、h2o、其他合适的湿蚀刻剂、或其组合。
37.现在返回参考图1a，以及参考图10和图11，方法100在操作108处随后在栅极沟槽220中形成金属栅极堆叠件230。在本实施例中，金属栅极堆叠件230至少包括高k介电层232和金属栅极电极，其中高k代表介电常数大于约氧化硅的介电常数(约3.9)，而金属栅极电极包括设置在高k介电层232上方的功函金属层234和体导电层236。结果，金属栅极堆叠件230在下文中称为高k金属栅极结构(hkmg)230。
38.参考图10，高k介电层232可以包括任何合适的高k介电材料，例如氧化铪、氧化镧、其他合适的材料、或其组合。功函金属层234可以包括任何合适的含金属材料，例如tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他合适的功函材料、或其组合。功函金属层234可以包括p型或者n型材料，这取决于特定的设计要求。虽然未示出，但是相似和/或不同类型的附加功函金属层可以形成在功函金属层234上方。体导电层236可以包括任何合适的金属，例如cu、w、al、co、ru、其他合适的金属、或其组合。hkmg230还可以包括其他材料层(未示出)，例如覆盖层、阻挡层、其他合适的层、或其组合。hkmg260的各个层可以通过诸如ald、cvd、pvd、镀敷、其他合适的方法、或其组合的任何合适的方法沉积。
39.仍然参考图10，高k介电层232、功函金属层234、和体导电层236(以及本文未示出的其他材料层)形成在栅极沟槽220中以及ild层218的顶面和栅极间隔件212(和esl216)的顶面224上方。形成至少高k介电层232和功函金属层234的工艺可能导致物质积聚在栅极间隔件212的顶部上，从而使栅极沟槽220的开口变窄，并且无意地限制了将另外的材料有效地沉积至栅极沟槽220中。因此，受限的开口可能导致体导电层236的不完全沉积，从而导致诸如气隙的缺陷形成在体导电层中，因此损害所得器件的性能。当栅极间隔件212的顶面224基本上与水平参考线ll'齐平或者从水平参考线ll'向上倾斜(如虚线所示)从而角度α变为约0
°
或者为正(即，α≥0)时，该缺点可能尤其普遍。在这种情况下，由栅极沟槽220的开口提供的最大宽度是栅极沟槽220的宽度w1。如此，在栅极沟槽的开口处或者附近累积的任何物质都将进一步使宽度w2变窄，从而减小了可用于体导电层236的沉积的空间。然而，在本实施例中，在操作304处实施的修整工艺404产生的漏斗状开口222(见图7
‑
图9)由顶部宽度w2限定，该顶部宽度w2大于栅极沟槽220的宽度w1。换句话说，修整工艺404横向地延伸了
栅极沟槽220的开口，用以容纳沉积至栅极沟槽220中的多个材料层，但不会显著地限制可用于形成体导电层236的空间。
40.随后，参考图11，方法100实施一个或者多个cmp工艺410，以去除形成在ild层218的顶面上的任何材料层，从而完成hkmg230的形成。作为对栅极间隔件212(和esl216)的有意修整的结果，形成在顶面224(即栅极间隔件212和esl216的顶面)上的高k介电层232和功函金属层234的部分(由虚线表示)在实施cmp工艺410之后保留下来。换句话说，高k介电层232和功函金属层远离体导电层236横向地延伸。
41.现在参考图12a和图12b，方法100在操作110处在蚀刻工艺412中去除hkmg230的顶部，以形成栅极凹进240。在本实施例中，蚀刻工艺412实施蚀刻剂，其配置成选择性地去除高k介电层232、功函金属层234、和体导电层236，但不去除或者基本不去除栅极间隔件212、esl216、和ild层218。在一些实施例中，蚀刻工艺412以不同的速率去除高k介电层232、功函金属层234、和体导电层236，使得栅极凹进240中具有不平坦的底面。在本实施例中，蚀刻工艺412通常以比去除高k介电层232和/或体导电层236更高的速率去除功函金属层234。结果，栅极凹进240的最底部设置在高k介电层232与体导电层236之间。在一个实施例中，参考图12a，蚀刻工艺412配置成以与去除体导电层236相似的速率来去除高k介电层232，从而使得高k介电层232的顶面与体导电层236的顶面基本上持平。在另一个实施例中，参考图12b，蚀刻工艺412配置成以比去除体导电层236更高的速率去除高k介电层232，从而使得高k介电层232的顶面低于体导电层236的顶面。虽然两种配置都适用于本实施例，但是仅作为示例参考图12a中所描述的配置来讨论方法100的后续操作。
42.现在参考图13和图14，方法100在操作112处在栅极凹进240中形成介电层242。参考图13，方法100在栅极凹进240中和ild层218的顶面上方形成介电层242。可以通过任何合适的方法，例如cvd、fcvd、ald、pvd、其他合适的方法、或其组合，使介电层242沉积在栅极凹进240中。介电层242可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氧氮化硅、氧碳氮化硅、氧化铝、氮化铝、氧氮化铝、氧化锆、氮化锆、氧化锆铝、氧化铪、其他合适的材料、或其组合。在本实施例中，介电层242相对于ild层218表现出蚀刻选择性，使得可以对ild层218实施附加的处理步骤而基本不影响hkmg230。例如，介电层242可以配置成容纳ild层218中s/d接触件(未示出)的自对准形成，以与外延s/d部件214电连接。
43.参考图14，方法100随后在一个或者多个cmp工艺414中平坦化介电层242，以暴露ild层218的顶面，从而获得形成在顶面224上的介电层242的顶部242a(由虚线表示)。由于顶面224的向下倾斜，介电层242的顶部242a具有基本为三角形的配置，其横向延伸超出了由栅极间隔件212限定的介电层242的最外侧壁。在一些实施例中，尽管未示出，但是方法100可以继续在ild层218中形成(一些)s/d接触件，以将外延s/d部件214与随后形成的互连部件(例如通孔)连接。
44.参考图15
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图18，方法100在操作114处形成栅极接触件262，以将hkmg230与随后形成的互连部件(例如通孔)连接。参考图15，方法100首先在介电层242上方形成ild层250，其中就组成和制造方法而言，ild层250可以类似于ild层218，这在上面已详细讨论。参考图16，方法100在ild层250中形成开口252，其中开口252配置成暴露设置在介电层242下方的hkmg230。开口252可以通过实施一系列图案化和蚀刻工艺来形成。例如，可以在ild层250上方形成包括光刻胶层的掩蔽元件(未示出)，其中该掩蔽元件通过光刻掩模暴露于辐射，随
后进行显影以形成对应于掩蔽元件中的开口的图案。然后通过适当的蚀刻工艺去除由图案化的掩蔽元件暴露的ild层250的部分，从而形成开口252。随后，方法100实施蚀刻工艺416，以使用图案化的ild层250作为蚀刻掩模，去除介电层242的暴露部分。在本实施例中，开口252的最外侧壁由栅极间隔件212限定，使得高k介电层232完全暴露。结果，介电层242的顶部242a由于设置在开口252的外部而保留在器件200中。
45.现在参考图17，方法100在开口252中并且在ild层250上方沉积导电层260。导电层260可以包括任何合适的金属，例如cu、w、al、co、ru、其他合适的金属、或其组合，并且可以通过诸如cvd、pvd、镀敷、其他合适的方法、或其组合的任何合适的方法形成。随后，参考图18a，方法100实施一个或者多个cmp工艺418，以平坦化导电层260，从而形成栅极接触件262。在本实施例中，栅极接触件262的底部延伸为接触高k介电层232和体导电层236的侧壁。另外，如本文所提供的，栅极接触件262的侧壁的部分接触ild层250、介电层242(即顶部242a)、和栅极间隔件212。出于比较的目的，图18b示出了的器件200，其中高k介电层232的凹进的顶面低于体导电层236的凹进的顶面，该实施例对应于图12b中所示的实施例。
46.之后，方法100在操作116处可以实施对器件200的附加处理步骤。例如，方法100可以形成位于器件200上方的附加部件，例如垂直互连部件(例如通孔)、水平互连部件(例如导线)、介电层(例如金属间介电层)、其他合适的部件、或其组合，以完成制造工艺。
47.虽然无意于限制，但是本发明的一个或者多个实施例为半导体器件及其形成提供了许多益处。例如，本发明提供了去除伪栅极堆叠件以形成栅极沟槽、然后在其中形成具有改善的间隙填充效果的金属栅极堆叠件的方法。在一些实施例中，当去除伪栅极堆叠件时实施修整工艺，在此期间，有意去除设置在伪栅极堆叠件的侧壁上的栅极间隔件的部分，以形成至栅极沟槽的向下的漏斗状开口。在一些实施例中，为修整工艺实施的蚀刻剂对伪栅极堆叠件是化学惰性的，从而能够选择性地去除栅极间隔件。在一些实施例中，这种蚀刻剂基本包括惰性气体。漏斗状开口可以横向地扩展栅极沟槽的开口，减少无用物质的堆积，从而当形成金属栅极堆叠件的各种材料层时，可以允许更有效的填充间隙。所公开的方法的实施例可以容易地集成至用于制造fet(例如平板fet、finfet、gaa fet、和/或其他合适的fet)的现有工艺和技术中。
48.在一个方面，本实施例提供了一种方法，该方法包括：形成自半导体衬底凸出的位于鳍部上方的伪栅极堆叠件；形成位于伪栅极堆叠件的侧壁上的栅极间隔件；形成位于鳍部的部分上方的源极/漏极(s/d)部件；形成位于栅极间隔件之间的栅极沟槽，以及形成位于栅极沟槽中的金属栅极结构。在本实施例中，形成栅极沟槽包括修整栅极间隔件的顶部，以形成位于栅极沟槽中的漏斗状开口。
49.在另一方面，本实施例提供了一种半导体结构，包括：半导体鳍部，自衬底凸出；金属栅极结构，设置在半导体鳍部上方；栅极间隔件，设置在金属栅极结构的侧壁上；其中，每个栅极间隔件的顶面都成角度朝向半导体鳍部；介电层，设置在每个栅极间隔件的顶面上方；以及导电部件，设置在栅极间隔件之间，以接触金属栅极结构；其中，导电部件的侧壁接触介电层。在一些实施例中，金属栅极结构包括栅极介电层、设置在栅极介电层上方的功函金属层、以及设置在功函金属层上方的体导电层。
50.在又一方面，本发明实施例提供了一种方法，包括：形成位于半导体衬底上方的占位栅极堆叠件，其中该占位栅极堆叠件包括设置在其侧壁上的间隔件；用金属栅极堆叠件
替代占位栅极堆叠件；以及形成位于金属栅极堆叠件上方的栅极接触件。在本实施例中，替代占位栅极堆叠件包括：在第一蚀刻工艺中去除占位栅极堆叠件的顶部；在第二蚀刻工艺中以一定角度修整间隔件的顶部，使得间隔件具有成角度的顶面；在第三蚀刻工艺中去除占位栅极堆叠件的底部，从而形成位于修整的间隔件之间的栅极沟槽；以及形成位于栅极沟槽中的金属栅极堆叠件。
51.在一些实施例中，形成半导体结构的方法，包括：形成自半导体衬底凸出的位于鳍部上方的伪栅极堆叠件；形成位于伪栅极堆叠件的侧壁上的栅极间隔件；形成位于鳍部的部分上方的源极/漏极(s/d)部件；形成位于栅极间隔件之间的栅极沟槽，其中，形成栅极沟槽包括修整栅极间隔件的顶部，以在栅极沟槽中形成漏斗状开口；以及形成位于栅极沟槽中的金属栅极结构。在一些实施例中，形成栅极沟槽包括：实施第一蚀刻工艺，以去除伪栅极堆叠件的顶部；实施修整工艺，以去除栅极间隔件的顶部，从而形成位于栅极间隔件中的倾斜的顶面；以及实施第二蚀刻工艺，以去除伪栅极堆叠件的所剩部分，从而形成位于修整的栅极间隔件之间的栅极沟槽。在一些实施例中，修整工艺去除栅极间隔件的顶部，但基本不去除伪栅极堆叠件。在一些实施例中，修整工艺实施对伪栅极堆叠件的组成呈化学惰性的蚀刻剂。在一些实施例中，第一蚀刻工艺和第二蚀刻工艺实施为各向异性，并且其中，第二蚀刻工艺实施为各向同性。在一些实施例中，通过第一蚀刻工艺去除的伪栅极堆叠件的顶部具有第一高度，通过第二蚀刻工艺去除的伪栅极堆叠件的所剩部分具有第二高度，并且其中，第一高度小于第二高度。在一些实施例中，还包括：去除金属栅极结构的顶部，以形成栅极凹进；以及形成位于栅极凹进中的介电层，其中，介电层的顶部横向地延伸超出金属栅极结构的侧壁。在一些实施例中，形成半导体器件的方法还包括：去除介电层的一部分，以形成暴露金属栅极结构的接触件开口；以及形成位于接触件开口中的栅极接触件。在一些实施例中，形成金属栅极结构包括：形成位于栅极间隔件上方的高k栅极介电层；形成位于高k栅极介电层上方的功函金属层；以及形成位于功函金属层上方的体导电层，并且其中，去除金属栅极结构的顶部相对于体导电层和高k栅极介电层选择性地去除功函金属层。
52.在一些实施例中，一种半导体结构，包括：半导体鳍部，自衬底凸出；金属栅极结构，设置在半导体鳍部上方，其中，金属栅极结构包括栅极介电层、设置在栅极介电层上方的功函金属层、以及设置在功函金属层上方的体导电层；栅极间隔件，设置在金属栅极结构的侧壁上，其中，每个栅极间隔件的顶面都成角度朝向半导体鳍部；介电层，设置在每个栅极间隔件的顶面上方；以及导电部件，设置在栅极间隔件之间，以接触金属栅极结构，其中，导电部件的侧壁接触介电层。在一些实施例中，导电部件的底面位于体导电层的顶面下方。在一些实施例中，导电部件的底部接触栅极介电层和体导电层的侧壁。在一些实施例中，半导体结构还包括：蚀刻停止层，设置在栅极间隔件上，其中，蚀刻停止层的顶面成角度朝向半导体鳍部。在一些实施例中，介电层设置在蚀刻停止层的成角度的顶面上方。
53.在一些实施例中，一种形成半导体结构的方法，包括：形成位于半导体衬底上方的占位栅极堆叠件，其中，占位栅极堆叠件包括设置在其侧壁上的间隔件；用金属栅极堆叠件替代占位栅极堆叠件，其中，替代占位栅极堆叠件包括：在第一蚀刻工艺中去除占位栅极堆叠件的顶部；在第二蚀刻工艺中以一定角度修整间隔件的顶部，使得间隔件具有成角度的顶面；在第三蚀刻工艺中去除占位栅极堆叠件的底部，从而形成位于修整的间隔件之间的栅极沟槽；以及形成位于栅极沟槽中的金属栅极堆叠件；以及形成位于金属栅极堆叠件上
方的栅极接触件。在一些实施例中，第二蚀刻工艺实施包含一种或者多种稀有气体的蚀刻剂。在一些实施例中，第三蚀刻工艺实施为利用湿蚀刻剂。在一些实施例中，修整间隔件的顶部形成位于栅极沟槽中的漏斗状开口。在一些实施例中，形成半导体器件的方法还包括在形成栅极接触件之前：使金属栅极堆叠件凹进；以及形成位于凹进的金属栅极堆叠件上方的介电盖顶，使得介电盖顶的顶部形成在修整的间隔件的成角度的顶面上。在一些实施例中，形成栅极接触件包括：去除介电盖顶的一部分，以形成开口；以及形成位于开口中的栅极接触件，使得介电盖顶接触栅极接触件的侧壁。
54.前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，他们可以容易地使用本发明作为用于设计或修改用于执行与本发明相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本发明的精神和范围，并且可以进行各种改变、替换和变更而不背离本发明的精神和范围。