多晶硅的沉积方法及接触插塞的制造方法与流程

1.本发明涉及半导体生产工艺领域，特别涉及多晶硅的沉积方法及位线/存储节点接触插塞的制造方法。


背景技术：

2.在dram(dynamic random access memory，动态随机存取存储器)器件的制造过程中，需要沉积多晶硅(polysilicon，简称poly)以形成位线接触(bit line contact)导电结构和存储节点接触(storage node contact)导电结构等接触薄膜，这些接触薄膜通常被称为“插塞”。随着集成电路的尺寸微缩，对多晶硅插塞的接触电阻的要求越来越高。若多晶硅沉积时填埋不良会引起接触电阻增加或者孔洞产生，导致器件产率及品质下降。
3.现有技术中为了改善多晶硅的填充均匀性，通常采用多阶段恒温沉积，如图1所示的温度随时间变化趋势图，从室温升温至t1后，保持恒温，进行第一阶段硅沉积，之后再升温至t2，保持恒温，进行第二阶段硅沉积，最后升温至t3，保持恒温，进行第三阶段硅沉积。这种方法虽然能改善台阶覆盖率，但是工艺时间过长，生产效率低。
4.为此，特提出本发明。


技术实现要素：

5.本发明的主要目的在于提供一种多晶硅的沉积方法，该沉积方法用于凹槽内沉积时具有较高的台阶覆盖率，并且由于在升温过程中完成了部分硅沉积，沉积效率相比现有技术大幅提高。
6.为了实现以上目的，本发明提供了以下技术方案。
7.一种多晶硅的沉积方法，包括：
8.提供一待沉积多晶硅的半导体结构；
9.将所述半导体结构置于沉积炉中，升温至t1后，保持恒温，在恒温下进行第一阶段硅沉积；
10.然后按一定速率升温至t2，在升温过程中同时不断沉积硅，完成第二阶段硅沉积；
11.继续使温度保持在t2，保持恒温，在恒温下进行第三阶段硅沉积；
12.其中，t1和t2的范围均为300～650℃，并且t2＞t1。
13.本发明采用分阶段的升温沉积方法，可以达到以下技术效果。
14.减少孔洞：利用分阶段升温沉积可以增加硅原子键合的致密度，从而减少孔洞或缝隙；
15.提高台阶覆盖率：分阶段升温有利于硅源的有序、渐进地分解，使跨台阶处的膜厚也能保持与平坦处基本一致，提高膜均一性；
16.提高沉积效率：由于本发明在中间阶段的沉积伴随升温过程进行，需要保温时长，因此相比现有技术缩短了总时长，沉积效率随之提高。
17.本发明的上述沉积方法可用于任意要求多晶硅低电阻、高致密度、高均匀性的领
域，例如典型的dram中位线/存储节点接触插塞的制造。
18.与现有技术相比，本发明达到了以下技术效果：
19.(1)减少多晶硅孔洞；
20.(2)提高台阶覆盖率；
21.(3)提高沉积效率。
附图说明
22.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
23.图1为现有技术提供的沉积多晶硅的流程示意图；
24.图2为本发明提供的dram结构示意图；
25.图3为本发明提供的沉积多晶硅的流程示意图。
具体实施方式
26.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
27.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
28.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
29.如图2所示的dram结构，图中示出了位线接触插塞104和存储节点接触插塞105，这两个插塞的电阻以及均匀性等材料特性对器件的电学性能至关重要。考虑到要兼顾高台阶覆盖率和高生产效率，本发明改善了插塞的沉积方法。
30.以下将结合附图对位线接触孔的形成进行描述。
31.先在硅衬底101上形成器件隔离结构103和埋入式晶体管。隔离结构用于隔离器件的有源区。埋入式晶体管包括埋入式栅极102和有源区。有源区通过隔离结构进行隔离。埋入式栅极102的形成方法可以包括利用图形化光刻方法刻蚀衬底，以形成埋入式栅极沟槽；然后形成栅极氧化层；接着部分填充形成字线。接下来，形成绝缘层，通过图形化方法刻蚀绝缘层，直到露出衬底中的有源区，从而在绝缘层中形成位线接触孔。然后，清洗具有位线接触孔的衬底。接下来将衬底置于沉积炉中，准备沉积多晶硅。
32.接着可以进行位线接触孔中多晶硅的沉积以形成位线接触插塞。
33.通常在沉积之前用惰性气体(氮气n2等)进行吹扫，然后采用如图3所示的流程，先
升温至t1后，保持恒温，在恒温下进行第一阶段硅沉积；按一定速率升温至t2，在升温过程中同时不断沉积硅，完成第二阶段硅沉积；温度继续保持在t2，保持恒温，在恒温下进行第三阶段硅沉积。其中，t1和t2的范围均为300～650℃，常见的典型硅源在此温度范围内下都可以分解，并且t2＞t1。由于本发明在中间阶段的沉积伴随升温过程进行，需要保温时长，因此相比现有技术缩短了总时长，沉积效率随之提高，并且孔洞问题和台阶覆盖率低的问题都得到改善。
34.在上述多晶硅沉积过程中，通常根据所需的膜厚、台阶覆盖率、工艺时间、膜致密性等目标调整t1和t2的具体范围，对于典型的dram位线接触孔，t1为300～400℃，t2为400～650℃。
35.在一些优选的实施方式中，第二阶段硅沉积时的升温速率为3～8℃/min，包括但不限于3℃/min、4℃/min、5℃/min、6℃/min、7℃/min、8℃/min等。
36.另外，多晶硅接触薄膜的材料可以选用非晶硅(amorphous silicon)，也可以选用结晶硅，沉积多晶硅接触薄膜的方式可以是低压化学气相沉积(lpcvd)方式或原子层沉积(ald)方式或原子层种子(seed)沉积结合lpcvd的复合方式或等离子体增强化学气相沉积(pecvd)方式。多晶硅薄膜可以是原位磷(p)或原位硼(b)掺杂多晶硅，硅源可以是甲硅烷、二氯甲硅烷、乙硅烷、二异丙基氨基硅烷，双(叔丁基氨基)硅烷，双(二乙基胺基)硅烷，六氯乙硅烷，三(二甲基氨基)硅烷，丁基氨基硅烷、二乙基氨基硅烷、二丙基氨基硅烷、六乙基胺基乙硅烷等典型硅源。
37.在位线接触孔孔内沉积多晶硅后，可以继续形成位线主体。在整个半导体衬底上形成阻挡层、金属层和盖层，刻蚀盖层、金属层、阻挡层以及位线接触插塞，从而形成位线主体堆叠，最后在位线主体堆叠两侧形成侧墙。
38.接下来形成存储节点接触孔。
39.在完成位线制造后，可以通过位线主体和侧墙为掩膜，刻蚀半导体衬底上方的隔离层，直至有源区露出，形成沟槽。可以在沟槽中形成介质层，然后进行光刻从而形成露出有源区的存储节点接触孔。然后可以将该结构送入沉积炉中，准备填充多晶硅以形成存储节点接触插塞。
40.同样地，在沉积之前用惰性气体(氮气n2等)进行吹扫，然后采用如图3所示的流程，先升温至t1后，保持恒温，在恒温下进行第一阶段硅沉积；按一定速率升温至t2，在升温过程中同时不断沉积硅，完成第二阶段硅沉积；温度继续保持在t2，保持恒温，在恒温下进行第三阶段硅沉积。其中，t1和t2的范围均为300～650℃，常见的典型硅源在此温度范围内下都可以分解，并且t2＞t1。同样，通常根据所需的膜厚、台阶覆盖率、工艺时间、膜致密性等目标调整t1和t2的具体范围，对于典型的dram存储节点接触孔，t1为300～400℃，t2为400～650℃。
41.同样地，在一些优选的实施方式中，第二阶段硅沉积时的升温速率为3～8℃/min，包括但不限于3℃/min、4℃/min、5℃/min、6℃/min、7℃/min、8℃/min等。
42.存储节点接触孔内的多晶硅接触薄膜可以选用非晶硅(amorphous silicon)，也可以选用结晶硅，沉积多晶硅接触薄膜的方式可以是低压化学气相沉积(lpcvd)方式或原子层沉积(ald)方式或原子层种子(seed)沉积结合lpcvd的复合方式或等离子体增强化学气相沉积(pecvd)方式。多晶硅薄膜可以是原位磷(p)或原位硼(b)掺杂多晶硅，硅源可以是
甲硅烷、二氯甲硅烷、乙硅烷、二异丙基氨基硅烷，双(叔丁基氨基)硅烷，双(二乙基胺基)硅烷，六氯乙硅烷，三(二甲基氨基)硅烷，丁基氨基硅烷、二乙基氨基硅烷、二丙基氨基硅烷、六乙基胺基乙硅烷等典型硅源。
43.之后可以进一步进行接触焊盘和电容器的制造，以完成dram单元的制作。
44.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。