半导体改进结构及功率半导体器件的制作方法

1.本发明涉及半导体器件及集成电路技术领域，尤其是涉及一种半导体改进结构及功率半导体器件。


背景技术：

2.半导体器件，尤其是高压硅功率器件，其承受耐压的漂移区击穿电压和导通电阻的优化设计是互相影响和相互矛盾的，获得高击穿电压一般就很难获得低的导通电阻，当然这不包括承受耐压的漂移区在器件导通时存在少子或非平衡双载流子大注入调制的情况，如绝缘栅双极型晶体管(igbt)、p-i-n二极管(pin)和门控晶闸管(gto)等器件。一般在300v以上的高压半导体硅器件中，有一部分导通电阻都由该器件高压漂移区占据，这种情况随着工作电压的增加也越来越严重，这就是非少子调制型功率器件最著名的击穿电压2.5次方与漂移区导通电阻成正比的硅理论限制。
3.为了降低高压情况下非少子调制型功率器件漂移区导通电阻，近十几年来，业界针对传统的器件元胞结构提出了一些在保持击穿电压不变条件下降低导通电阻的方法和器件元胞结构，最著名的是基于半导体pn结resurf二维电场原理和电荷平衡原则改进的超结(super junction)结构的器件。
4.此外，现有技术中还有众多基于超结理论的新的实现方法和等效结构技术方案，在这些技术中能够工业实现的方案主要是以深槽为特点的结构与方法，其中尤其以深槽后的倾斜注入和外延填充比较接近超结理论，同时又相对容易实施一点。
5.总的来说，所有的现有技术的核心都基于超结的二维理论，同时也符合resurf原理，核心的要求是若要使得一块二维半导体某个方向上承受高于平行平面结电压，同时漂移区导通电阻还能降低，则需在平行电流方向的这块半导体侧面形成一个pn结，并且要求在器件承受高压时这个pn结两侧全耗尽且能够刚好达到电荷平衡，同时杂质浓度或者空间耗尽层电荷满足resurf条件。极少数情况下可以使用氧化层等绝缘体中固定均匀电荷来替代不参与导电的前述pn结一侧空间耗尽层电荷。
6.以图1为例，来综合说明现有技术的特点及实现面临的问题或不足之处，图1为一个现有技术高压低导通元胞结构高度概括的示意图，如图所示，图中区域1为器件关断承受高压的漂移区，同时也是器件导通时的电流通道；区域6为器件有源区，可以是vdmos的栅和沟道区，也可以简单的只是肖特基或高压pn结二极管结面区等器件主功能区；区域7为器件高压高掺杂区，可以是vmdos的漏区，或者是作为肖特基、pn结二极管高掺杂、低电阻的高压电极区。
7.可以看出，图1中的有源区(即区域6)、漂移区(即区域1)和高压电极区(及区域7)构成此类高压功率器件的基本功能要素，它们正是基于普通一维平行平面pn结高压器件的可独立工作的基本核心结构，而漂移区1正是这类器件中高压与低导通电阻矛盾的焦点，因为此漂移区在反向时承受高压，而正向导通时成为电流的必然通路。
8.为了进一步提高器件性能，即更高电压同时更低导通电阻的性能，利用resurf原
理以及超结电荷平衡二维效应机理，现有的那些技术基本都采用了在图1增加电流侧边与漂移区1相反杂质类型的区域2，并且区域2与器件漂移区1形成所谓超结的基本方案，这种解决方案是基于超结理论，突破平行平面pn结导通电阻与耐压的2.5次方的理论限制的第一代高压功率半导体器件，coolmos
tm
是这种结构的典型，并且已经商业实现的典型代表。
9.另外，少数现有技术方案还提出绝缘介质中电荷来等效和替代区域2，如图1中绝缘介质中电荷3。除了图1中区域1、区域2、区域3外，有些现有技术器件元胞结构还有一些次要的附加结构，如图1中的区域4和区域5，它们常常由多晶等半绝缘层和氧化层，氮化硅等绝缘层单独或者组合形成，多数情况下区域4是通过以深槽的工艺技术为特征来形成的，区域5一般是深槽4底部的一些结构的变形，一般情况下多数只有区域4，没有或不需要区域5。
10.不过，上述所涉及的现有技术方案在器件结构的工艺实现上存在以下一些困难或不足：
11.1)对于不存在区域4和区域5的器件元胞结构技术方案，区域1和区域2之间电荷平衡很难控制，一般地，根据resurf原理，硅在100v～10000v电压范围里，区域1和区域2之间电荷平衡要求的电荷数面密度在1
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范围内，电压越高要求越严格，其10％的变化仅仅为1
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，这样的电荷控制，本行业内做过半导体的技术员都明白其控制难度，而就这样的变化量，对于800v左右的超结器件，将导致150v左右的变化。因此，实际商业化的器件一般都必须牺牲一点导通性能来权衡击穿与导通特性的矛盾，考虑到版图cd在工艺过程中的变化的影响也增加了超结器件的工艺实现难度。
12.2)对于存在区域4和区域5的器件元胞结构方案，与不存在区域4和区域5情况类似的，仍然存在区域1和区域2之间电荷平衡很难控制的问题，并且当区域4和(或)区域5存在绝缘介质时，一般不可避免还将引入绝缘介质层界面电荷或者绝缘介质内固定电荷，典型的如氧化层中固定氧化物电荷。对于较薄的氧化层固定电荷相对较少，对于20nm及以上的热氧化层其中的氧化物电荷一般在3
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范围，当然工艺控制水平较好时，这种电荷是可控和重复性较好的。即便是这样，对于高压功率器件，其工作环境一般是比较恶劣的，难免遇到尖峰电压干扰，这容易引起氧化层电荷注入或者退化，使得超结失去电荷平衡并影响高压器件工作的稳定性。
13.3)对于极少数使用绝缘层中电荷替代图1中区域2与有源功能区域1形成超结的情况，一个方面仍然存在前述通常绝缘层特有的不确定电荷影响，另一方面，目前在绝缘层上使用的绝缘层电荷一般是使用金属铯(cesium)，属于碱金属族，与半导体硅工艺兼容性很差。
14.4)另外，现有技术中以深槽为工艺特征相对比较容易实现的工艺方案，目前有两种方法，即大倾斜角离子注入和直接外延方法：大倾斜角可以利用离子注入较好的剂量精确性，但是倾斜角度的精度以及等效杂质面密度1
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的精度也相当具有挑战性，并且如何满足现代平面集成工艺要求而封闭深槽，又不引起超结结构系统的电荷波动也是工艺实现的一个难题，若采用介质层封闭，介质绝缘层电荷的控制是个难点，且深槽底部多余的注入杂质电荷也需要小心处理，若采用多晶或单晶半导体外延则需要很好控制空间耗尽层或者单晶缺陷，否则将引起比较严重的反向漏电；直接外延的方法，一方面需要精确控制掺杂剂量，绝对控制精度在1～2
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杂质面密度以内，另一方面在深槽中外延生长单晶如何完美封闭掉深槽而不形成缺陷也是一个难题，否则同样会引起严重的
反向漏电。
15.因此，目前急需一种高耐压、低导通电阻且工艺简单易实现的高压硅功率器件。


技术实现要素：

16.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体元胞改进结构和功率半导体器件，用于解决上述技术问题。
17.为实现上述目的及其他相关目的，首先，本发明提供一种半导体改进结构，至少包括：
18.高掺杂半导体材料区；
19.外延层，设置在所述高掺杂半导体材料区上，其内形成有深槽，且所述深槽垂直进入所述高掺杂半导体材料区里；
20.有源器件区，设置在所述外延层上；
21.介质绝缘层，设置在所述深槽的侧壁及底部上；
22.高介电常数介质，设置填充在所述深槽内，且与所述介质绝缘层接触；
23.第一电极，设置在所述高介电常数介质的上方且与所述高介电常数介质接触；
24.其中，所述深槽垂直伸入所述高掺杂半导体材料区里的深度的判据标准为：使得所述有源器件区与所述外延层界面下击穿前的最高电场与所述外延层、所述介质绝缘层、所述高掺杂半导体材料区三者交会点的所述外延层一侧位置的最高电场相等。
25.可选地，所述高介电常数介质的介电常数大于200。
26.可选地，所述高掺杂半导体材料区与所述外延层为相同导电杂质类型。
27.可选地，所述外延层的杂质浓度高于同等工作电压下平行平面结对应的漂移区杂质浓度。
28.可选地，所述介质绝缘层包括单层介质或多层介质。
29.可选地，所述半导体改进结构还包括：
30.第二电极，设置在所述有源器件区的上方且与所述有源器件区接触，作为所述半导体改进结构的低压电极，而所述高掺杂半导体材料区对应为所述半导体改进结构的高压电极。
31.可选地，所述高压电极包括负高压电极。
32.为实现上述目的及其他相关目的，其次，本发明还提供一种半导体改进结构，至少包括：
33.高掺杂半导体材料区；
34.外延层，设置在所述高掺杂半导体材料区上，其内形成有深槽，且所述深槽垂直进入所述高掺杂半导体材料区里；
35.有源器件区，设置在所述外延层上；
36.高介电常数介质，设置填充在所述深槽内；
37.第一电极，设置在所述高介电常数介质的上方且与所述高介电常数介质接触；
38.其中，所述深槽垂直伸入所述高掺杂半导体材料区里的深度的判据标准为：使得所述有源器件区与所述外延层界面下击穿前的最高电场与所述外延层、所述高介电常数介质、所述高掺杂半导体材料区三者交会点的所述外延层一侧位置的最高电场相等。
39.可选地，所述高介电常数介质的介电常数大于200。
40.可选地，所述半导体改进结构还包括：
41.第二电极，设置在所述有源器件区的上方且与所述有源器件区接触，作为所述半导体改进结构的低压电极，而所述高掺杂半导体材料区对应为所述半导体改进结构的高压电极。
42.可选地，所述高压电极包括负高压电极。
43.为实现上述目的及其他相关目的，最后，本发明还提供一种功率半导体器件，所述功率半导体器件包括上述任意一项所述的半导体改进结构。
44.如上所述，本发明的半导体改进结构和功率半导体器件至少具有以下有益效果：
45.1)工艺相对其他现有高压低漂移区导通电阻半导体元胞结构更容易实现；
46.2)因为其工作原理是高介电常数介质形成的斜场板电势分布调制漂移区电场分布，对介质层中电荷有更好的抑制作用；
47.3)降低了现有普通超结电荷平衡工艺技术实施的难度，同样的电压因电荷失配导致的损失，包括介质层电荷引起的失配，这对降低工艺实施难度和工艺能力的要求，提高成品率有很大冗余度和好处，同时也提高了该结构工作的稳定性；
48.4)相对现有高介电常数类似结构，可以提升同样漂移区厚度下的击穿电压。
附图说明
49.图1显示为传统高压低导通电阻半导体元胞结构的示意图。
50.图2显示为本发明实施例一中半导体改进结构的示意图。
51.图3-图5显示为本发明实施例一中半导体改进结构的工艺流程图。
52.图6显示为本发明实施例二中半导体改进结构的示意图。
53.附图标号说明
54.100—氧化层，101—高掺杂半导体材料区，102—外延层，103—有源器件区，104—介质绝缘层，105—高介电常数介质，106—第一电极，107—第二电极，t—深槽，m—镜面。
具体实施方式
55.发明人研究发现：在目前的功率半导体器件中，器件的击穿电压与导通电阻的矛盾关系的优化已经陷入了瓶颈，相应的工艺要求越来越苛刻。
56.基于此，本发明提出一种半导体元胞结构的改进技术方案：在现有半导体元胞结构的基础上，于漂移区旁增设一个由高介电常数介质材料形成的类金属场板，通过该类金属场板调制导通态漂移区电导和截止态高压阻断电场分布，获得更高的击穿电压。
57.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
58.请参阅图2至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其
组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
59.实施例一
60.如图2所示，本发明实施例提供一种高压低漂移区导通电阻半导体元胞改进结构(以下简称半导体改进结构)，该半导体改进结构包括：
61.高掺杂半导体材料区101；
62.外延层102，设置在高掺杂半导体材料区101上，其内形成有深槽，且深槽垂直进入高掺杂半导体材料区101里；
63.有源器件区103，设置在外延层102上；
64.介质绝缘层104，设置在深槽的侧壁及底部上；
65.高介电常数介质105，设置填充在深槽内，且与介质绝缘层104接触；
66.第一电极106，设置在高介电常数介质105的上方且与高介电常数介质105接触；
67.其中，深槽垂直伸入高掺杂半导体材料区101里的深度的判据标准为：使得有源器件区103与外延层102界面下位置a击穿前的最高电场与外延层102、介质绝缘层104、高掺杂半导体材料区101三者交会点的外延层102一侧位置b的最高电场相等。
68.在具体实施中，高掺杂半导体材料区101与外延层102可以是相同导电杂质类型。这是因为，一般来说应该主要只针对同型导电杂质类型，如果不同一般会引起少子注入引起外延层载流子调制效应，降低本发明的有效性。
69.在具体实施中，外延层102杂质浓度高于同等工作电压下平行平面结对应的漂移区杂质浓度，否则本结构达不到降低导通电阻的效果，这是本技术领域的基本常识，这里不再进一步阐述。理论上此杂质浓度可以高到半导体材料的杂质固溶度的最大浓度，实际浓度取决于该元胞结构的工艺技术可实施能力。
70.在具体实施中，介质绝缘层104可以由单层介质或多层介质构成，介质绝缘层104垂直表面穿过外延层102，其底部延伸进入到高掺杂半导体材料区101里。
71.在具体实施中，高介电常数介质105位于介质绝缘层104的一侧，并随着介质绝缘层104垂直进入到高掺杂半导体材料区101里。
72.其中，高介电常数介质105的介电常数大于200，高介电常数介质105形成一场板结构，该场板结构(以下简称类金属长板)类似金属场板，而且是变介质厚度的金属斜场板，通过该类金属场板的电场分布能有效调制导通态漂移区电导和截止态高压阻断电场分布，获得更高的击穿电压。
73.具体地，介质绝缘层104和高介电常数介质105可以通过在外延层102中刻蚀形成的深槽，于该深槽内的底部及侧壁上形成有介质绝缘层104并于该深槽内填有高介电常数介质105来实现。
74.在具体实施中，该半导体改进结构的最佳电场分布特征是：有源器件区103在反向高压时a位置附近的最高电场与外延层102、介质绝缘层104、高掺杂半导体材料区101交会点靠外延层102侧b位置最高电场接近相等时，该半导体改进结构达到最佳的效果，具有较
高的击穿电压和较低的漂移区导通电阻。
75.此外，研究表明，高介电常数介质105更深入高掺杂半导体材料区101一定深度，能进一步提高器件的击穿电压，对应的类金属场板对器件的调制效果更好。
76.在具体实施中，介质绝缘层104和高介电常数介质105垂直进入外延层102的深度h与介质绝缘层104的厚度t相关。
77.在具体实施中，针对不同的工作电压，具体的最佳元胞尺寸结构采用工艺仿真软件结合工艺实施能力进行计算和仿真确定。
78.进一步地，如图2所示，该半导体改进结构还包括：
79.第二电极107，设置在有源器件区103的上方且与有源器件区103接触，作为该半导体改进结构的低压电极，而高掺杂半导体材料区101对应为该半导体改进结构的高压电极。
80.在具体实施中，高掺杂半导体材料区101同时作为该半导体改进结构的高压电极，其对应的低压电极是第一电极106(高介电常数介质105顶部的低压电极)和第二电极107(有源器件区103顶部的低压电极)，且第一电极106的电位与第二电极107的电位可以是同一电位，即第一电极106和第二电极107可以是同一个低压电极。
81.需要说明的是，此处高压应该理解为正高压或者负高压(由外延层102的掺杂类型确定)，第二电极107一般是此元胞阻断高压时的最低电压，以典型的vdmos为例子来说，第二电极107是元胞的源电极或者是栅电极，当其处于关断时，是阻断高压状态，或者是关断承受高压的状态，此时栅电极可以是比源电极还低的关断电压，或者与源电极电压相同的电压，此时元胞仍然是关断承受高压的状态，因此，第一电极106连接到源电极或者连接到栅电极都是可以的，一般情况下，从简单可靠考虑，第一电极106直接连接到源电极，若连接到栅电极会增加栅电极的负载，影响元胞结构的开关速度，但连接到栅电极上对正向导通时的正向导通有一定好处，能进一步减小正向导通电阻，而反向关断承受高压时性能基本是相同的。
82.还需说明的是，附图2所示的半导体改进结构只是左右对称的一半结构，简单做一个左右镜像(如图2所示，m为镜面)对称就得到完整的高压低漂移区导通电阻半导体元胞改进结构。
83.为了让本领域技术人员能够更好地理解上述方案，下面将通过举例来对上述方案进行详细地说明。
84.以有源器件区103为一个最简单的600v耐压的pn结二极管元胞结构为例来说明本技术方案的实施，二极管以外的其它具备本元胞结构描述特征的实施例不应被视为不同的元胞结构。这里的有源器件区103还可以是双极三极管、mosfet、vdmos、igbt、jfet等能够利用此元胞结构达到高击穿压低漂移区导通电阻性能的半导体元胞结构。以下例子描述所述工艺皆为现有成熟工艺，不做非常详细的细节描述，本行业一般技术员是理解和明白的。
85.下面以结构最简单的硅二极管为例来具体说明，其具体形成步骤如下：
86.s1、根据二极管600v耐压要求，结合工艺实施能力，利用行业通用的半导体器件仿真工具软件进行元胞结构仿真，假设基本工艺能力可以做到3μm宽、40μm的深槽刻蚀，得到此高压低漂移区导通电阻半导体元胞结构参数为：
87.1)深槽深度40μm，宽度3μm，深入高掺杂半导体材料区101的深度h为3μm，
88.2)外延层102厚度为37μm，n型掺杂浓度为2.8
×
10
15
cm-3
，
89.3)外延层102横向宽度5μm，
90.4)介质绝缘层104厚度t为300nm，
91.5)高掺杂半导体材料区101电阻率为0.02～0.001ω
·
cm，n型《100》硅材料，
92.此时，该二极管元胞结构可承受的耐压为630v；
93.s2、在上述元胞结构设计完成后，取0.02～0.001ω.cm n型《100》硅材料(硅片)采用行业通行方法形成光刻对位标识，便于后续工艺步骤的对准，同时该硅片作为高掺杂半导体材料区101；
94.s3、在上述硅片上采用行业通行外延方法生长n型外延层102，其掺杂浓度取为上述设计值确定的2.8
×
10
15
/cm3，在需要形成表面p型掺杂的区域使用套刻带胶离子注入方式来实现，其浓度大于1
×
10
19
/cm3，与外延层102形成的pn结结深0.1μm～2μm，此pn结作为有源器件区103，使用行业通用热氧化形成40nm氧化层，再使用lpcvd淀积500nm氧化层形成氧化层100，作为深槽刻蚀的硬掩膜，采用通用光刻方法曝光显影出待刻蚀深槽图形，并在外延层102上使用高度各向异性的干法刻蚀机刻蚀出深槽t，如图3所示；
95.s4、采用行业通用清洗程序将硅片清洗干净，使用热氧化或者cvd方式对深槽t的底部及侧壁进行热氧化或者淀积氧化层，此氧化层厚度为300nm，形成介质绝缘层104，如图4所示；
96.s5、使用pvd、cvd、粉体、液态等方式，在硅片上填充高介电常数介质105，深槽t被高介电常数介质105封闭或者填满，若深槽t中存在高介电常数介质105填充后的空隙将对元胞结构有轻微影响，但不严重；
97.s6、对硅片进行表面平坦化处理，去掉表面氧化层100、表面的介质绝缘层104及表面的高介电常数介质105，采用行业通行的溅射或者蒸发等工艺方法形成第一电极106和第二电极107，然后进行行业通用的合金处理，最终完成半导体改进结构的制作，如图5所示。
98.最终，得到如图2或图5所示的二极管元胞结构，其在现有二极管元胞结构的基础上，于漂移区(即外延层102)旁增设一个由高介电常数介质105形成的类金属场板(斜场板)，通过该类金属场板调制导通态漂移区电导和截止态高压阻断电场分布，能获得更高的击穿电压，大量实验证明，相比于改进前，在同等工艺及设计参数条件(相同漂移区厚度)下，其具有更高的耐压，其可承受的耐压达到为630v，提升了30v的击穿耐压。
99.此外，本发明还提供一种功率半导体器件，该功率半导体器件包括上述半导体改进结构，基于上述半导体改进结构的功率半导体器件能承受更高的漂移区击穿电压并兼具更低的导通电阻，在此不再赘述。
100.实施例二
101.本发明实施例一中的高介电常数介质105形成的类金属场板与漂移区(即外延层102)之间设有介质绝缘层104，高介电常数介质105形成的类金属场板结构隔着介质绝缘层104对漂移区(即外延层102)中的杂质浓度进行调节，进而调制导通态漂移区电导和截止态高压阻断电场分布，能获得更高的击穿电压。事实上，介质绝缘层104可以省去，即高介电常数介质105直接与深槽t侧壁的漂移区(即外延层102)接触。
102.基于此，如图6所示，本发明实施例提供一种半导体改进结构，该半导体改进结构包括：
103.高掺杂半导体材料区101；
104.外延层102，设置在高掺杂半导体材料区101上，其内形成有深槽，且深槽垂直进入高掺杂半导体材料区101里；
105.有源器件区103，设置在外延层102上；
106.高介电常数介质105，设置填充在深槽内；
107.第一电极106，设置在高介电常数介质105的上方且与高介电常数介质105接触；
108.其中，深槽垂直伸入高掺杂半导体材料区101里的深度的判据标准为：使得有源器件区103与外延层102界面下位置a击穿前的最高电场与外延层102、高介电常数介质105、高掺杂半导体材料区101三者交会点的外延层102一侧位置b的最高电场相等。
109.同样地，高介电常数介质105的介电常数大于200，形成类金属场板。
110.同样地，如图6所示，该半导体改进结构还包括：
111.第二电极107，设置在有源器件区103的上方且与有源器件区103接触，作为该半导体改进结构的低压电极，而高掺杂半导体材料区101对应为该半导体改进结构的高压电极。
112.需要说明的是，本发明实施例中半导体改进结构的其它详细结构及具体工艺步骤可参考实施例一，在此不再赘述。
113.综上所述，本发明提供的半导体改进结构及功率半导体器件，在现有半导体元胞结构的基础上，于漂移区旁增设一个由高介电常数介质形成的类金属场板，通过该类金属场板调制导通态漂移区电导和截止态高压阻断电场分布，在兼具较低的导通电阻的同时，能获得更高的击穿电压；同时，其工艺相对其他现有高压低漂移区导通电阻半导体元胞结构更容易实现，降低了同样的电压因电荷失配导致的损失，包括介质层电荷引起的失配，这对降低工艺实施难度和工艺能力的要求，提高成品率有很大冗余度和好处，同时也提高了该结构工作的稳定性。
114.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。