一种晶圆级系统封装方法与流程

1.本发明涉及半导体器件制造领域，尤其涉及一种晶圆级系统封装方法。


背景技术：

2.随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(ball grid array，bga)、芯片尺寸封装(chip scale package，csp)、晶圆级封装(wafer level package，wlp)、三维封装(3d)和系统封装(system in package，sip)。
3.目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用三维立体堆叠模式的晶圆级系统封装(wafer level package system in package，wlpsip)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
4.在晶圆级系统封装工艺中，不仅需要将两片裸芯片键合在一起以实现物理连接，同时还需要连接其互连引线，从而实现电性连接。


技术实现要素：

5.本发明的目的在于提供一种晶圆级系统封装方法，简化封装工艺。
6.为了实现上述目的，本发明提供一种晶圆级系统封装方法，包括：
7.提供器件晶圆，所述器件晶圆具有第一芯片，所述第一芯片具有暴露出所述器件晶圆上表面且相间隔的第一互连电极和外接电极；
8.通过电镀工艺在所述外接电极上形成外接导电凸块，在所述第一互连电极上形成互连导电凸块；
9.形成所述互连导电凸块后，提供多个第二芯片，所述第二芯片的下表面具有裸露的第二互连电极；
10.将所述第二芯片键合在所述器件晶圆上，并使所述第二互连电极与所述互连导电凸块电连接。
11.本发明的有益效果在于：
12.通过电镀工艺形成外接导电凸块和互连导电凸块，之后进行焊接工艺完成晶圆级系统集成，电镀工艺可以同时形成整个晶圆上的多个外接导电凸块和互连导电凸块，可以提高效率，而且，与半导体的前段工艺兼容，从而可以利用前段工艺完成晶圆级系统集成，使整个系统集成的工艺效率大大提升，节省了前段工艺与封装工艺之间的转接。
13.进一步地，通过干膜键合第二芯片和器件晶圆，一方面干膜是可光刻材料，可以通过半导体工艺形成所需的图案样式，工艺简单且与半导体工艺兼容，可批量化生产。而且干膜的弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，减小第二芯片与器件晶圆的结合应力。光刻干膜时，可以在预形成外接导电凸块和互连导电凸块的区域外周
保留围墙结构的干膜，这样在形成外接导电凸块和互连导电凸块时，由于干膜的阻挡，可以形成预期形状的外接导电凸块和互连导电凸块，防止外接导电凸块和互连导电凸块横向外溢。
14.进一步地，受到器件晶圆的制造工艺的影响，外接电极的表面通常低于第一芯片的表面，因此，通过电镀外接导电凸块将外接电极的电性引出，外接导电凸块凸出于外接电极的表面，这易于打线(wire bond)工艺的进行，焊线与外接导电凸块的连接性能更高，从而有利于提高封装可靠性；在形成互连导电凸块的同时，形成外接导电凸块，这有利于提高封装效率；此外，第二芯片键合于第一芯片的表面，并露出外接导电凸块，这能够为连接外接电极的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，不会导致封装结构高度的增加，且具有打线工艺简单、成本低的优势。
15.进一步，电镀工艺采用化学镀钯浸金或化学镍金，根据导电凸块的尺寸，选择合适的电镀时间。
16.进一步地，形成可光刻的键合材料时，其投影以第二芯片的中心为中心，覆盖面积大于第二芯片面积的10％，优选覆盖第二芯片的全部下表面(除电极所在的区域)，这样，在后续工艺形成塑封层时，保证第二芯片下方没有空隙，提高结合强度，提高成品率。
17.进一步地，多个第二互连电极与多个互连导电凸块同时进行热压键合，大幅度提高了制造效率。
18.进一步地，第二互连电极与互连导电凸块在垂直于器件晶圆表面方向上重叠区域的面积大于第二互连电极面积的一半，以提高两者的结合强度。
附图说明
19.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1至图6示出了根据本发明实施例1的一种晶圆级系统封装方法中不同步骤中对应的结构示意图。
21.图7示出了根据本发明实施例2的一种晶圆级系统封装方法中形成开口步骤中对应的结构示意图。
22.附图标记说明：
23.10-器件晶圆；110-第一互连电极；111-外接电极；101-第一芯片；12-介质层；13-硅通孔结构；20-第二芯片；21-第二互连电极；30-互连导电凸块；31-外接导电凸块；40-可光刻的键合材料；100-芯片模块；200-线路板；210-电路结构；220-焊线；230-粘合层；240-封装层；41-开口。
具体实施方式
24.以下结合附图和具体实施例对本发明进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非
精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
25.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
26.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
27.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
28.如果本文的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
29.本发明一实施例提供了一种晶圆级系统封装方法，包括以下步骤：
30.s01：提供器件晶圆，所述器件晶圆具有第一芯片，第一芯片具有暴露出所述器件晶圆上表面且相间隔的第一互连电极和外接电极；
31.s02：通过电镀工艺在所述外接电极上形成外接导电凸块，在所述第一互连电极上形成互连导电凸块；
32.s03：形成所述互连导电凸块后，提供多个第二芯片，所述第二芯片的下表面具有裸露的第二互连电极；
33.s04：将所述第二芯片键合在所述器件晶圆上，并使所述第二互连电极与所述互连导电凸块电连接。
34.需要说明的是，本说明书中的s0n不代表制造工艺的先后顺序。
35.图1至图6示出了本实施例的晶圆级系统封装方法的不同步骤对应的结构示意图，请参考图1至图6，详细说明各步骤。
36.参考图1，本实施例的封装方法用于实现晶圆级系统封装，提供器件晶圆10，器件晶圆10用于在后续工艺中与待集成芯片进行键合。本实施例中，器件晶圆10采用集成电路制作技术所制成，器件晶圆10包括衬底。作为一种示例，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。本实施例中，器件晶圆10包括相对的晶圆正面和晶圆背面，晶圆背面指的是器件晶圆10中衬底的底部表面。
37.器件晶圆10的上表面形成有多个第一芯片101,第一芯片110包括相对的第一表面(上表面)和第二表面(下表面)，第一表面具有裸露的且相间隔的第一互连电极110和外接电极111。且在第一表面的边缘处，第一互连电极110和外接电极111被裸露。其中，第一表面与晶圆正面为同一表面，第一互连电极110和外接电极111均为第一芯片101的互连引线焊盘(pad)，用于实现第一芯片101与其他芯片或电路结构的电连接。本实施例中，第一互连电极110和外接电极111与第一芯片101中不同的电路结构电连接。
38.本实施例中，后续需要在第一芯片101的第一互连电极上形成互连导电凸块，在外接电极上形成外接导电凸块，且互连导电凸块和外接导电凸块相隔离，从而实现两者的电隔离。因此，第一互连电极110和外接电极111的最小间距不宜过小。如果第一互连电极110和外接电极111的最小间距过小，则互连导电凸块和外接导电凸块容易桥接(bridge)或者融合(merge)，从而对封装可靠性产生不良影响。为此，本实施例中，第一互连电极110和外接电极111的最小间距为3微米。还需要说明的是，在其他实施例中，根据电路设计，第一互连电极也可以和外接电极实现电连接。
39.本实施例中，后续在第一芯片101上键合第二芯片，第一互连电极110用于实现与第二芯片的电连接。外接电极111用于将第一芯片101以及相对应的第二芯片构成的芯片模块的电性引出，从而实现该芯片模块与其他具有电路结构的基板的电连接。
40.本实施例中，器件晶圆的上表面形成有介质层12，第一互连电极110和外接电极111露出的位置利用介质层12进行保护以防止短路，且在器件晶圆10的制作过程中，通过对介质层12进行刻蚀以暴露第一互连电极110和外接电极111，因此，第一互连电极110和外接电极111的表面低于器件晶圆10的第一表面，即器件晶圆10的第一表面形成有分别露出第一互连电极110和外接电极111的凹槽。另外介质层12具有一定的厚度，可以在后续形成互连导电凸块和外接导电凸块的步骤中提供空间。
41.参考图2，在器件晶圆10的上表面形成可光刻的键合材料40，所述可光刻的键合材料40用于在后期工艺中将第二芯片粘合在器件晶圆10的上表面。本实施例中，可光刻的键合材料40包括膜状干膜或液态干膜，在其他实施例中，也可以选择其他光敏粘合材料。膜状干膜是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在干膜内形成图形。液态干膜指的是膜状干膜中的成分以液态的形式存在。干膜是一种永久键合膜，粘结强度较高。膜状干膜可以通过贴膜的方式形成在器件晶圆10上，液态干膜通过旋涂工艺涂布在器件晶圆10上，之后对液态干膜进行固化处理。通过干膜键合第二芯片和器件晶圆10，一方面干膜是可光刻材料，可以通过半导体工艺形成所需的图案样式，工艺简单且与半导体工艺兼容，可批量化生产。而且干膜的弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，减小第二芯片与器件晶圆10的结合应力。
42.在一个可选的实施例中，形成完所述可光刻的键合材料后，还包括：图形化所述可光刻的键合材料，在预形成所述外接导电凸块和互连导电凸块的区域外周形成围墙结构。围墙结构围成的内部为形成外接导电凸块或互连导电凸块的区域，围墙结构优选为封闭的环形结构，围成的空间为柱形。光刻可光刻的键合材料时，在预形成外接导电凸块或互连导电凸块的区域外周保留围墙结构的可光刻的键合材料，这样在形成外接导电凸块或互连导电凸块时，由于围墙的阻挡，可以形成预期形状的外接导电凸块或互连导电凸块，防止外接导电凸块或互连导电凸块横向外溢。
43.本实施例中，可光刻的键合材料40形成在器件晶圆10的表面，在另一个实施例中，可光刻的键合材料40也可以形成在第二芯片的表面。
44.本实施例中，形成的所述可光刻的键合材料40的厚度为5-200μm，如15μm、30μm、80μm、150μm等。且所述可光刻的键合材料40在所述器件晶圆10表面方向上的投影以所述第二芯片20的中心为中心，并至少覆盖所述第二芯片面积的10％。具体为，可光刻的键合材料40的厚度和后期工艺中形成的互连导电凸块的高度相关。两者的相关性在后面形成互连导电凸块的时候进行详细介绍。本实施例中，可光刻的键合材料40至少覆盖第二芯片面积的10％，其覆盖在第二芯片的中央位置。因为在后续工艺中形成塑封层时，塑封层不容易填充至第二芯片的中间位置(因为距离第二芯片的边缘较远)，本方案的可光刻的键合材料40不但起到粘合的作用，还起到了提前密封的作用，可光刻的键合材料40和后续工艺中的塑封层共同起到密封第二芯片的作用。可选方案中，可光刻的键合材料40覆盖第二芯片20的全部下表面(除第二焊垫所在的区域)，这样，在后续工艺形成塑封层时，保证第二芯片下方没有空隙，提高结合强度，提高成品率。
45.参考图3，通过电镀工艺在所述第一互连电极110上形成互连导电凸块30，在所述外接电极111上形成外接导电凸块31。在本实施例中，外接导电凸块31和所述互连导电凸块30在同一电镀工艺步骤中形成，即两者同时形成，在另一个实施例中，所述外接导电凸块30和所述互连导电凸块31在不同的电镀工艺步骤中形成，即两者是分步形成的。当两者分步形成时，可以采用相同的工艺参数也可以采用不同的工艺参数。可以理解，同时形成互连导电凸块30和外接导电凸块31，有利于简化工艺步骤，提高封装效率。
46.受到器件晶圆的制造工艺的影响，外接电极的表面通常低于第一芯片的表面，因此，通过电镀外接导电凸块将外接电极的电性引出，外接导电凸块凸出于外接电极的表面，这易于打线(wire bond)工艺的进行，焊线与外接导电凸块的连接性能更高，从而有利于提高封装可靠性；在形成互连导电凸块的同时，形成外接导电凸块，这有利于提高封装效率；此外，第二芯片键合于第一芯片的表面，并露出外接导电凸块，这能够为连接外接电极的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，不会导致封装结构高度的增加，且具有打线工艺简单、成本低的优势。
47.外接导电凸块31或互连导电凸块30的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种。形成的互连导电凸块30的高度和干膜的高度以及第二芯片的结构有关系，当第二芯片的第二互连结电极与第二芯片的下表面相平时，互连导电凸块30的高度和干膜的高度(本实施例中还包括介质层12的高度)大致等高，这样第二芯片和干膜粘合的同时，第二互连电极21与互连导电凸块30正好相接触。当第二互连电极21相对于第二芯片20的下表面向下凹陷时，互连导电凸块30的高度等于凹陷的深度+干膜厚度+介质层12的厚
度。可选实施例中，互连导电凸块30的高度为5-200μm。如10μm、50μm、100μm。
48.电镀工艺包括化学镀钯浸金(enepig)或化学镍金(enig)，其中enepig或enig的工艺参数可以参照表1。
49.表1
[0050][0051][0052]
通过电镀工艺形成互连导电凸块和外接导电凸块，之后进行焊接工艺完成晶圆级系统集成，电镀工艺可以同时形成整个晶圆上的多个导电凸块和外接导电凸块，可以提高效率，而且，与半导体的前段工艺兼容，从而可以利用前段工艺完成晶圆级系统集成，使整个系统集成的工艺效率大大提升，节省了前段工艺与封装工艺之间的转接。
[0053]
在进行化学镀之前，为了更好的完成电镀工艺，可以先对电极(第一互连电极、第二互连电极、外接电极)的表面进行清洁，以去除电极表面的自然氧化层、提高焊垫的表面湿润度(wetabilities)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。
[0054]
为了更好的实现电镀，形成比较完善的外接导电凸块和互连导电凸块，第一互连电极、第二互连电极的设置也需要满足一定的要求，比如：电极暴露出面积为5-200平方微米，在该范围内，导电凸块可以与电镀液较充分的接触，避免电极与镀液不充分接触而影响导电凸块与电极的接触，比如接触面积过小影响电阻，或者，无法接触造成电接触不良；而且，也可以保证接触面积不会过大而降低电镀效率及不会占用过多的面。
[0055]
形成的导电凸块的横截面积大于10平方微米，既可以保证导电凸块占用的面积不会太大，也可以保证导电凸块与电极之间的结合强度。
[0056]
可选方案中，导电凸块的材料与电极的材料相同，这样更容易形成导电凸块。当然，电极的材料可以与导电凸块的材料不同，为了后续更容易形成导电凸块，可以在电极上先形成材料层，该材料层的材料与导电凸块的材料相同，形成材料层的方法可以为沉积工艺。
[0057]
参考图3，提供多个第二芯片20，所述第二芯片20的下表面具有第二互连电极21。所述第二芯片20用于作为晶圆级封装中的待集成芯片，本实施例晶圆级系统封装方法可以实现异质集成。相应地，所述第二芯片20可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。所述第二芯片20采用集成电路制作技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。所述第二芯片20通常包括形成于半导体衬底上的nmos器件或pmos器件等。第二互连电极21位于所述第二芯片20的下表面，用于实现所述第二芯片200与其他器件的
电性连接。具体地，所述第二互连电极21可以是焊盘(pad)。本实施例中，所述第二互连电极21的材料包括铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种，优选方案中，第二互连电极21和互连导电凸块30的材料组合包括金-金、铜-铜、铜-锡或金-锡。
[0058]
多个第二芯片为同功能芯片；所述多个第二芯片至少包括两种不同功能的芯片；所述第一芯片为无源器件或者有源器件。
[0059]
所述第二芯片可以是传感器模组芯片、mems芯片、滤波器芯片、逻辑芯片、存储芯片、电容、电感等，电容可以是mlcc电容。所述传感器模组芯片包括至少传感射频信号、红外辐射信号、可见光信号、声波信号、电磁波信号其中之一的模组芯片；所述滤波器芯片包括：表面声波谐振器、体声波谐振器至少其中之一。第二芯片可以是经过封装的芯片，则后续无需进行塑封工艺。第二芯片也可以是经过裸芯片，第二芯片也可以是顶面有屏蔽层的芯片。
[0060]
本实施例中，所述第二互连电极21和所述互连导电凸块30的材料为金属，通过热压键合工艺将所述第二互连电极21与所述互连导电凸块30电连接。每个所述第二互连电极21与每个所述互连导电凸块30逐一进行热压键合；或者多个所述第二互连电极21与多个所述互连导电凸块30同时进行热压键合。通过将多个第二芯片20先键合在器件晶圆10上，对多个第二芯片20实现了预对准，因此多个第二芯片20与互连导电凸块30可以同时进行热压键合，相较于将每个第二芯片20和互连导电凸块30依次键合大幅度提高了制造效率。
[0061]
本实施例中，所述第一互连电极11或所述第二互连电极21的面积为5-200平方微米；第二互连电极21与互连导电凸块30在垂直于器件晶圆10表面方向上重叠区域的面积大于第二互连电极21面积的一半，以提高两者的结合强度，可选方案中，互连导电凸块30和第二互连电极21相互正对，即在垂直于器件晶圆10表面方向上，两者最大程度上相互重叠。在可选方案中，所述互连导电凸块的横截面积大于10平方微米，以保证结构强度。
[0062]
本实施例中，多个第二芯片20逐一键合在器件晶圆10的表面，在另一个实施例中，所述第二芯片20具有第二互连电极21的面为正面，与正面相背的面为背面，所述第二芯片20键合于所述器件晶圆10之前，将所述第二芯片20的背面临时键合于基板上；将所述第二芯片键合在所述器件晶圆10上后，解键合所述基板。基板可以是载体晶圆，用于临时固定所述多个第二芯片20，所述基板还用于在第二芯片20与器件晶圆10键合的过程中，为第二芯片20起到支撑作用，从而提高键合的可靠性。所述第二芯片20通过粘合层或静电键合临时键合于所述基板上。静电键合技术是不用任何粘结剂实现键合的一种方法。在键合过程中，将要键合的第二芯片和基板分别连接不同的电极，在电压作用下使第二芯片和基板表面形成电荷，且所述第二芯片与基板表面电荷电性不同，从而在第二芯片与基板键合过程中产生较大的静电引力，实现两者的物理连接。相应地，在解键合的过程中，可以通过化学方法或机械剥离的方式使所述基板与所述第二芯片20相分离。
[0063]
参考图4，本实施例中，键合所述第二芯片20后，所述封装方法还包括：切割所述器件晶圆10形成芯片模块100，所述芯片模块100包括键合在一起的所述第二芯片20和所述第一芯片101。切割器件晶圆10后，第二芯片20与相对应的第一芯片101构成独立的芯片模块，从而为后续将芯片模块键合至其他基板上做准备。
[0064]
器件晶圆10中通常设有纵横交错的切割道(scribe line)，且该切割道设置于器件晶圆10上任意相邻的两个第一芯片101之间，因此，沿切割道对器件晶圆10进行切割。本实施例中，先从器件晶圆10的第一表面对第一芯片101之间的器件晶圆10进行部分刻蚀，形
成沟槽，然后对器件晶圆10的第二表面进行背面减薄处理，以暴露出沟槽，从而将各个第一芯片101分离。由于刻蚀工艺具有范围较宽的工艺窗口，因此能够刻蚀出较窄的切割道，从而能够降低第二芯片20、互连导电凸块30或外接导电凸块31受损的概率，也能够改善第一芯片101的崩边现象，降低第一芯片101内部的有效电路受损的概率，从而有利于获得完好的独立堆叠体，进而有利于提高封装可靠性。而且，对器件晶圆10的第二表面进行背面减薄处理，可实现更轻、更薄以及体积更小的晶圆级芯片封装。在其他实施例中，也可以采用激光切割的方式或者机械切割的方式进行切割。
[0065]
参考图5，切割所述器件晶圆10后，所述方法还包括：将所述芯片模块100靠近所述第一芯片101的一面粘接至线路板200上，所述线路板200中具有电路结构210；利用打线工艺形成焊线220，所述焊线220电连接所述外接导电凸块31与所述线路板200中的电路结构210。
[0066]
具体地，通过将芯片模块100粘接至基板200上，从而为后续的打线工艺做准备，以便于利用线路板200中的电路结构210向由第一芯片101和第二芯片20构成的芯片模块提供电路信号，或者，利用线路板200中的电路结构210实现该芯片模块与其他芯片或其他基板的电连接。
[0067]
本实施例中，线路板200可以为pcb板(printed circuit board，印刷电路板)。在其他实施例中，线路板也可以为fpc板(flexible printed circuit board，柔性电路板)或转接(interposer)板等其他类型的基板。本实施例中，通过粘合层230，将芯片模块100粘接至线路板200上。作为一种示例，粘合层230可以为粘片膜。
[0068]
利用打线(wirebond)工艺形成焊线220，焊线220电连接电镀互连凸块32与基板200中的电路结构210。焊线220使得外接导电凸块31与电路结构210实现电连接，从而实现由第一芯片101和第二芯片20构成的芯片模块和线路板200的系统集成。打线工艺是集成电路封装工艺中最常采用的电路连接方式，其方式使将细金属线或金属带按顺序打在芯片与引脚架或封装基板的键合点上而形成电路连接。打线工艺与目前封装工艺的兼容性较高，具有工艺简单、成本低的优势，因此，通过采用打线工艺，有利于降低封装成本。本实施例中，焊线220为金属导线，例如为：金线或铝线。
[0069]
本实施例中，焊线220的最高处低于第二芯片20背向第一芯片101的表面。后续制程还会形成至少覆盖芯片模块100和焊线220的封装层，通过使焊线220的最高处低于第二芯片20背向第一芯片101的表面，能够将焊线220掩埋在封装层中，同时，易于使得封装结构的厚度较小。在其他实施例中，焊线的最高处也可以和第二芯片背向所述芯片的表面齐平。
[0070]
参考图6，本实施例中，形成所述焊线220后，所述封装方法还包括：形成塑封层240，所述塑封层240覆盖所述线路板200的上表面，包裹所述芯片模块100和所述焊线220。
[0071]
塑封层240将第一芯片101和第二芯片20形成的芯片模块100固定在线路板200上，用于使第一芯片101和第二芯片20实现封装集成。而且，塑封层240用于实现对电镀互连结构31、电镀互连凸块32和焊线220的绝缘、密封以及保护。因此，塑封层240的材料为绝缘材料。本实施例中，塑封层240的材料包括介电材料和塑封材料中的一种或两种，介电材料可以为氧化硅、氮化硅或者其他介电材料。具体地，塑封层240的材料可以为环氧树脂。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。作为一种示例，可以采用注塑(injection molding)工艺形
成塑封层240。
[0072]
本实施例中，塑封层240整体覆盖芯片模块，从而将第二芯片20、第一芯片101、外接导电凸块31和焊线220均掩埋在内，从而有利于提高封装可靠性。在其他实施例中，塑封层240的顶面也可以和第二芯片20背向第一芯片的表面齐平，或者，塑封层240覆盖第二芯片20的部分侧壁。
[0073]
实施例2
[0074]
参考图7，本实施例与实施例1的区别在于，第二芯片20下方需要有空腔，形成完可光刻的键合材料40后，还包括：图形化可光刻的键合材料40，在可光刻的键合材料40中形成开口41，开口41的深度等于或小于可光刻的键合材料40的厚度。形成开口41的区域对应第二芯片20的工作区域，后期工艺键合第二芯片后，形成空腔，此空腔作为第二芯片的工作腔(如隔热空腔)。当第二芯片20的下方需要形成空腔时，通过在可光刻的键合层中形成开口，可以节省工艺步骤(否则需要在制造第二芯片时形成空腔)。本实施例中，开口41用于隔热，因此对于开口41的深度并不做限定，开口41可以贯穿可光刻的键合材料40(开口深度与可光刻的键合材料40厚度相同)也可以只贯穿可光刻的键合材料40的一部分厚度(开口深度小于可光刻的键合材料40的厚度)。在其他实施例中，如果需要对开口的深度进行限定，则在形成可光刻的键合材料时，形成合适的厚度。对于空腔型体声波谐振器(fbar)和表声波谐振器(saw)在主体谐振区下方设置有下空腔，上方形成有封盖，封盖和主体谐振区之间形成了上空腔，本实施例中的空腔可以即可以作为上空腔也可以作为下空腔。对于牢固安置型体声波谐振器(smr)，其上方也封盖之间形成有上空腔，本实施例中的空腔可以作为上空腔。对于红外热电堆传感器，其功能区下方设置有用于隔热的隔热空腔，本实施例形成的空腔可以作为隔热空腔。对于超声波传感器，膜状的振动部悬空设置，上表面用于接收超声波，下表面遮盖空腔，本实施例的空腔可以作为超声波传感器的下空腔。通过电镀工艺形成互连导电凸块和外接导电凸块，之后进行焊接工艺完成晶圆级系统集成，电镀工艺可以同时形成整个晶圆上的多个导电凸块和外接导电凸块，可以提高效率，而且，与半导体的前段工艺兼容，从而可以利用前段工艺完成晶圆级系统集成，使整个系统集成的工艺效率大大提升，节省了前段工艺与封装工艺之间的转接。
[0075]
进一步地，通过干膜键合第二芯片和第一芯片，一方面干膜是可光刻材料，可以通过半导体工艺形成所需的图案样式，工艺简单且与半导体工艺兼容，可批量化生产。而且干膜的弹性模量比较小，在受到热应力时可以很容易变形而不至于破损，减小第二芯片与第一芯片的结合应力。光刻干膜时，可以在预形成外接导电凸块和互连导电凸块的区域外周保留围墙结构的干膜，这样在形成外接导电凸块和互连导电凸块时，由于干膜的阻挡，可以形成预期形状的外接导电凸块和互连导电凸块，防止外接导电凸块和互连导电凸块横向外溢。
[0076]
进一步地，受到器件晶圆的制造工艺的影响，外接电极的表面通常低于第一芯片的表面，因此，通过电镀外接导电凸块将外接电极的电性引出，外接导电凸块凸出于外接电极的表面，这易于打线(wire bond)工艺的进行，焊线与外接导电凸块的连接性能更高，从而有利于提高封装可靠性；在形成互连导电凸块的同时，形成外接导电凸块，这有利于提高封装效率；此外，第二芯片键合于第一芯片的表面，并露出外接导电凸块，这能够为连接外接电极的焊线提供容纳空间，使得焊线兼容三维立体堆叠的晶圆级封装，不会导致封装结
构高度的增加，且具有打线工艺简单、成本低的优势。
[0077]
进一步，电镀工艺采用化学镀钯浸金或化学镍金，根据导电凸块的尺寸，选择合适的电镀时间。
[0078]
进一步地，形成可光刻的键合材料时，其投影以第二芯片的中心为中心，覆盖面积大于第二芯片面积的10％，优选覆盖第二芯片的全部下表面(除电极所在的区域)，这样，在后续工艺形成塑封层时，保证第二芯片下方没有空隙，提高结合强度，提高成品率。
[0079]
进一步地，多个第二互连电极与多个互连导电凸块同时进行热压键合，大幅度提高了制造效率。
[0080]
进一步地，第二互连电极与互连导电凸块在垂直于器件晶圆表面方向上重叠区域的面积大于第二互连电极面积的一半，以提高两者的结合强度。
[0081]
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
[0082]
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。