半导体结构及其制造方法与流程

1.本公开涉及半导体结构及其制造方法。


背景技术：

2.晶体管是集成电路中的基本构建元件。晶体管的形成可以包括形成替换栅极，这些替换栅极包括高k栅极电介质和在高k栅极电介质之上的金属栅极电极。替代栅极的形成通常涉及沉积高k栅极电介质和在高k栅极电介质之上的金属层，然后执行化学机械抛光(cmp)以去除高k栅极电介质和金属层的多余部分。金属层的剩余部分形成金属栅极。
3.在mos器件的常规形成方法中，可以通过堆叠多个功函数层来调节晶体管的阈值电压。例如，对于p型晶体管，可以堆叠多个氮化钛层来减小p型晶体管的阈值电压并产生多个阈值水平。


技术实现要素：

4.根据本公开的一个方面，提供了一种制造半导体结构的方法，包括：形成栅极电介质，所述栅极电介质分别在第一器件区域和第二器件区域中的第一半导体区域和第二半导体区域之上延伸；沉积第一功函数层，所述第一功函数层延伸到所述第一半导体区域和所述第二半导体区域中并且在所述栅极电介质之上；从所述第二器件区域中去除所述第一功函数层，其中，所述第一功函数层被保留在所述第一器件区域中以形成第一晶体管的第一栅极堆叠的第一部分；沉积第二功函数层，其中，所述第二功函数层延伸到所述第一器件区域中并且在所述第一功函数层之上，并且所述第二功函数层延伸到所述第二器件区域中并且在所述栅极电介质之上；从所述第一器件区域中去除所述第二功函数层，其中，所述第二功函数层被保留在所述第二器件区域中以形成第二晶体管的第二栅极堆叠的第二部分；以及沉积粘合层，其中，所述粘合层延伸到所述第一器件区域中并且在所述第一功函数层之上，并且所述粘合层延伸到所述第二器件区域中并且在所述第二功函数层之上。
5.根据本公开的另一方面，提供了一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一半导体区域和第二半导体区域；第一晶体管，所述第一晶体管包括：第一栅极电介质，所述第一栅极电介质在所述第一半导体区域之上；第一功函数层，所述第一功函数层在所述第一栅极电介质之上并与所述第一栅极电介质接触；以及第一导电区域，所述第一导电区域在所述第一功函数层之上；以及第二晶体管，所述第二晶体管包括：第二栅极电介质，所述第二栅极电介质在所述第二半导体区域之上；第二功函数层，所述第二功函数层在所述第二栅极电介质之上并与所述第二栅极电介质接触，其中，所述第一功函数层和所述第二功函数层具有不同的功函数；以及第二导电区域，所述第二导电区域在所述第二功函数层之上。
6.根据本公开的又一方面，提供了一种半导体结构，包括：体半导体衬底；第一鳍式场效应晶体管(finfet)，包括：第一半导体鳍，所述第一半导体鳍突出高于所述体半导体衬底；第一高k电介质层，所述第一高k电介质层在所述第一半导体鳍的第一侧壁和第一顶表
面上；第一功函数层，所述第一功函数层在所述第一高k电介质层之上并与所述第一高k电介质层接触；第二功函数层，所述第二功函数层在所述第一功函数层之上并与所述第一功函数层接触；以及第一粘合层，所述第一粘合层在所述第二功函数层之上并与所述第二功函数层接触；以及第二finfet，包括：第二半导体鳍，所述第二半导体鳍突出高于所述体半导体衬底；第二高k电介质层，所述第二高k电介质层在所述第二半导体鳍的第二侧壁和第二顶表面上；第三功函数层，所述第三功函数层在所述第二高k电介质层之上并与所述第二高k电介质层接触，其中，所述第一功函数层和所述第三功函数层具有不同的功函数并且均具有第一导电类型；第四功函数层，所述第四功函数层在所述第三功函数层之上并与所述第三功函数层接触，其中，所述第二功函数层和所述第四功函数层由相同的材料形成，该相同的材料具有与所述第一导电类型相反的第二导电类型；以及第二粘合层，所述第二粘合层在所述第四功函数层之上并与所述第四功函数层接触。
附图说明
7.在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小。
8.图1
‑
6、图7a、图7b、图8、图9a、图9b、图22和图23示出了根据一些实施例的在鳍式场效应晶体管(finfet)的形成中的中间阶段的透视图和截面图。
9.图10至图21示出了根据一些实施例的在多个晶体管的栅极堆叠的形成中的中间阶段的透视图和截面图。
10.图24示出了根据一些实施例的用于形成finfet的工艺流程。
11.图25示出了根据一些实施例的用于形成finfet的栅极堆叠的工艺流程。
具体实施方式
12.下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。
13.此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，这里使用的空间相关描述符也可以相应地解释。
14.根据各种实施例，提供了具有不同阈值电压的晶体管及其形成方法。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。在所有各个视图和说明性实施例中，相同的参考编号用于指示相同的元件。根据一些实施例中，鳍式场效应晶体
管(finfet)的形成被用作示例来讨论本公开的概念。其他类型的晶体管(例如，平面晶体管、栅极全环绕(gaa)晶体管)也可以采用本公开的概念。根据本公开的一些实施例，在功函数层的形成中，可以沉积具有不同的功函数的多个功函数层。可以使用相应的下部功函数层作为蚀刻停止层来蚀刻上部功函数层，从而限制finfet中的功函数层的总厚度，同时可以实现不同水平的阈值电压。
15.图1
‑
6、图7a、图7b、图8、图9a、图9b、图22和图23示出了根据本公开的一些实施例的在鳍式场效应晶体管(finfet)的形成中的中间阶段的截面图和透视图。这些附图中所示的工艺还示意性地反映在如图24所示的工艺流程200中。
16.在图1中，提供了衬底20。衬底20可以是半导体衬底，例如，体半导体、绝缘体上半导体(soi)衬底等，其可以是掺杂的(例如，使用p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10(例如，硅晶圆)的一部分。通常，soi衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(box)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可包括硅；锗；化合物半导体，包括掺杂碳的硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或前述项的组合。
17.进一步参考图1，在衬底20中形成阱区域22。相应的工艺被示出为图24中示出的工艺流程200中的工艺202。根据本公开的一些实施例，阱区域22是通过将p型杂质(其可以是硼、铟等)注入到衬底20中而形成的p型阱区域。根据本公开的其他实施例，阱区域22是通过将n型杂质(其可以是磷、砷、锑等)注入到衬底20中而形成n型阱区域。所得到的阱区域22可以延伸到衬底20的顶表面。n型或p型杂质浓度可以等于或小于10
18
cm
‑3，例如，在约10
17
cm
‑3和约10
18
cm
‑3之间的范围内。
18.参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20中。在下文中，隔离区域24被替代地称为浅沟槽隔离(sti)区域。相应的工艺被示出为图24中示出的工艺流程200中的工艺204。衬底20的位于相邻sti区域24之间的部分被称为半导体条带26。为了形成sti区域24，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，然后对衬垫氧化物层28和硬掩模层30进行图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中，半导体衬底20的顶表面层被氧化。衬垫氧化物层28用作半导体衬底20和硬掩模层30之间的粘附层。衬垫氧化物层28还可以用作蚀刻硬掩模层30的蚀刻停止层。根据本公开的一些实施例，硬掩模层30是例如使用低压化学气相沉积(lpcvd)而由氮化硅形成的。根据本公开的其他实施例，通过硅的氮化、或等离子体增强化学气相沉积(pecvd)来形成硬掩模层30。在硬掩模层30上形成光致抗蚀剂(未示出)，然后对其进行图案化。然后使用经图案化的光致抗蚀剂作为蚀刻掩模来对硬掩模层30进行图案化，以形成如图2所示的硬掩模层30。
19.接下来，将经图案化的硬掩模层30用作蚀刻掩模以蚀刻衬垫氧化物层28和衬底20，随后用(一种或多种)电介质材料填充衬底20中的所得沟槽。执行诸如化学机械抛光(cmp)工艺或机械研磨工艺之类的平坦化工艺，以去除电介质材料的多余部分，并且该(一种或多种)电介质材料的剩余部分为sti区域24。sti区域24可以包括衬里电介质(未示出)，该衬里电介质可以是通过衬底20的表面层的热氧化而形成的热氧化物。该衬里电介质也可
以是使用例如原子层沉积(ald)、高密度等离子体化学气相沉积(hdpcvd)、化学气相沉积(cvd)形成的沉积的氧化硅层、氮化硅层等。sti区域24还可以包括在衬里电介质之上的电介质材料，其中，该电介质材料可以使用可流动化学汽相沉积(fcvd)、旋涂等形成。根据一些实施例，在衬里电介质之上的电介质材料可以包括氧化硅。
20.硬掩模30的顶表面和sti区域24的顶表面可以基本上彼此齐平。半导体条带26在相邻sti区域24之间。根据本公开的一些实施例，半导体条带26是原始衬底20的部分，因此半导体条带26的材料与衬底20的材料相同。根据本公开的可选实施例，半导体条带26是替换条带，通过以下方式形成：蚀刻衬底20的位于sti区域24之间的部分以形成凹槽，以及执行外延以在凹槽中再生长另一半导体材料。因此，半导体条带26是由与衬底20的半导体材料不同的半导体材料形成的。根据一些实施例，半导体条带26由硅锗、硅碳或iii
‑
v族化合物半导体材料形成。
21.参考图3，sti区域24被凹陷，使得半导体条带26的顶部突出高于sti区域24的剩余部分的顶表面24a，以形成突出的鳍36。相应的工艺被示出为图24中示出的工艺流程200中的工艺206。可以使用干法蚀刻工艺来执行该蚀刻，其中，例如nf3和nh3被用作蚀刻气体。在该蚀刻工艺中，可生成等离子体。还可以包括氩。根据本公开的替代实施例，使用湿法蚀刻工艺来执行对sti区域24的凹陷。例如，蚀刻化学品可以包括hf。
22.在上述实施例中，鳍可以通过任何合适的方法被图案化。例如，鳍可以使用一种或多种光刻工艺而被图案化，包括双图案化工艺或多图案化工艺。通常，双图案化工艺或多图案化工艺将光刻工艺和自对准工艺相结合，允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴(mandrel)来对鳍进行图案化。
23.参考图4，虚设栅极堆叠38被形成为在(突出的)鳍36的顶表面和侧壁上延伸。相应的工艺被示出为图24中示出的工艺流程200中的工艺208。虚设栅极堆叠38可以包括虚设栅极电介质40(图7b)和在虚设栅极电介质40之上的虚设栅极电极42。可以例如使用多晶硅来形成虚设栅极电极42，并且也可以使用其他材料。每个虚设栅极堆叠38还可以包括在虚设栅极电极42之上的一个(或多个)硬掩模层44。硬掩模层44可以是由氮化硅、氧化硅、碳氮化硅、或其多层形成。虚设栅极堆叠38可以跨单个或多个突出的鳍36和/或sti区域24。虚设栅极堆叠38还具有与突出的鳍36的长度方向垂直的长度方向。
24.接下来，在虚设栅极堆叠38的侧壁上形成栅极间隔件46。相应的工艺被示出为图24中示出的工艺流程200中的工艺208。根据本公开的一些实施例，栅极间隔件46由(一种或多种)电介质材料(例如，氮化硅、碳氮化硅等)形成，并且可以具有单层结构或包括多个电介质层的多层结构。
25.然后执行蚀刻工艺以蚀刻突出的鳍36的未被虚设栅极堆叠38和栅极间隔件46覆盖的部分，以产生图5中所示的结构。相应的工艺被示出为图24中示出的工艺流程200中的工艺210。该凹陷可以是各向异性的，因此鳍36的位于虚设栅极堆叠38和栅极间隔件46正下方的部分被保护，并且未被蚀刻。根据一些实施例，经凹陷的半导体条带26的顶表面可以低于sti区域24的顶表面24a。因此形成凹槽50。凹槽50包括位于虚设栅极堆叠38的相反侧的部分以及在突出鳍36的剩余部分之间的部分。
26.接下来，通过在凹槽50中选择性地(通过外延)生长半导体材料来形成外延区域(源极/漏极区域)54，从而得到图6中的结构。相应的工艺被示出为图24中示出的工艺流程200中的工艺212。取决于所得的finfet是p型finfet还是n型finfet，可以随着外延的进行而原位掺杂p型或n型杂质。例如，当所得的finfet是p型finfet时，可以生长硅锗硼(sigeb)或硅硼(sib)。相反，当所得的finfet是n型finfet时，可以生长硅磷(sip)或硅碳磷(sicp)。根据本公开的替代实施例，外延区域54包括iii
‑
v族化合物半导体，例如gaas、inp、gan、ingaas、inalas、gasb、alsb、alas、alp、gap、前述项的组合、或前述项的多个层。在凹槽50填充有外延区域54之后，外延区域54的进一步外延生长使得外延区域54水平扩展，并且可以形成小平面。外延区域54的进一步生长还可以使得相邻的外延区域54彼此合并。可能生成空隙(气隙)56。
27.在外延步骤之后，外延区域54可以进一步注入p型或n型杂质，以形成源极区域和漏极区域，其也使用附图标记54表示。根据本公开的替代实施例，当外延区域54在外延期间原位掺杂有p型或n型杂质时，跳过注入步骤。
28.图7a示出了在形成接触蚀刻停止层(cesl)58和层间电介质(ild)60之后的结构的透视图。相应的工艺被示出为图24中示出的工艺流程200中的工艺214。cesl 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用cvd、ald等形成。ild 60可以包括使用例如fcvd、旋涂、cvd、或另一种沉积方法形成的电介质材料。ild 60可以由含氧电介质材料形成，其可以是基于氧化硅的材料，例如，氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺杂硼的磷硅玻璃(bpsg)、低k电介质材料等。可以执行平坦化工艺(例如，cmp工艺或机械研磨工艺)以使ild 60、虚设栅极堆叠38和栅极间隔件46的顶表面彼此齐平。图7b示出了图7a中的参考横截面7b
‑
7b。sti区域24的顶表面24a和底表面24b被示出，以显示sti区域24的位置以及突出的鳍36的底部的位置。
29.接下来，蚀刻包括硬掩模层44、虚设栅极电极42和虚设栅极电介质40的虚设栅极堆叠38，从而在栅极间隔件46之间形成沟槽62，如图8所示。相应的工艺被示出为图24中示出的工艺流程200中的工艺216。突出的鳍36的顶表面和侧壁暴露于沟槽62。接下来，如图9a和图9b所示，在沟槽62(图8)中形成替换栅极堆叠72。相应的工艺被示出为图24中示出的工艺流程200中的工艺218。图9b示出了图9a中的参考横截面9b
‑
9b。替换栅极堆叠72包括栅极电介质68和相应的栅极电极70。
30.根据本公开的一些实施例，栅极电介质68包括界面层(il)64作为其下部，如图9b所示。il 64形成在突出的鳍36的暴露的顶表面和侧壁表面上。il 64可以包括诸如氧化硅层之类的氧化层，该氧化层是通过突出的鳍36的表面层的热氧化或化学氧化、或通过沉积工艺而形成的。栅极电介质68还可以包括形成在il 64之上的高k电介质层66。高k电介质层66可以包括高k电介质材料，例如，氧化铪、氧化镧、氧化铝、氧化锆等、或前述项的复合层。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k电介质层66被形成为共形层，并且在突出的鳍36的顶表面和侧壁以及栅极间隔件46的顶表面和侧壁上延伸。根据本公开的一些实施例，高k电介质层66使用ald、cvd、pecvd、分子束沉积(mbd)等形成。
31.进一步参考图9b，在栅极电介质68上形成栅极电极70。栅极电极70可以包括可形成为共形层的多个堆叠层74，以及填充未被多个堆叠层74填充的沟槽的剩余部分的填充金属区域76。堆叠层74可以包括阻挡层、在该阻挡层之上的一个或多个功函数层、以及(可能
包括的)在(一个或多个)功函数层之上的粘合层。根据一些实施例，高k电介质层66和堆叠层74被逐层沉积为共形层，随后沉积填充金属区域76以完全填充沟槽62(图8)。共形层可以包括沟槽62中的第一部分和与ild 60重叠的第二部分。执行诸如cmp工艺或机械研磨工艺之类的平坦化工艺，以去除沉积的材料的多余部分。得到图9a和图9b所示的结构。参考图10至图20讨论堆叠层74的详细结构和形成方法。
32.图9b示意性地示出了区域78，该区域78中包括鳍36的一部分、栅极电介质68的一部分、堆叠层74的一部分、以及填充金属区域76的一部分。图10至图20示出了根据一些实施例的区域78中的特征的形成。相应的工艺在图25中被示出为工艺流程300。如图24所示的工艺218通过工艺流程300来实现。
33.图10至图20示出了根据一些实施例的形成器件区域100a、100b、100c和100d中的四个finfet的栅极堆叠。器件区域100a、100b、100c和100d中的每一者可以是n型finfet或p型finfet的任何组合。在下面讨论的示例实施例中，在器件区域100a中形成n型finfet，而在器件区域100b、100c和100d中形成的finfet是p型finfet。
34.参考图10，在器件区域100a、100b、100c和100d中同时形成包括il 64和高k电介质层66的栅极电介质68。相应的工艺在图25所示的工艺流程300中被示为工艺302。在突出的鳍36上形成il 64。在il 64之上形成高k电介质层66。
35.在随后的工艺中，可以直接在高k电介质层66上形成功函数层，并且可以对功函数层进行图案化以显露高k电介质层66。为了减少在功函数层的图案化中高k电介质层66的损耗，可以通过热退火工艺来强化高k电介质层66。根据一些实施例，在约700℃至约900℃之间的范围内的温度下执行热退火工艺，其中，退火尖峰(spike)的持续时间短于约1秒。用于热退火工艺的工艺气体可以包括n2、nh3、和/或类似物。在退火工艺中，高k电介质层66暴露于工艺气体。
36.进一步参考图10，在高k电介质层66上沉积第一功函数层120，并且该第一功函数层120延伸到器件区域100a、100b、100c和100d中。相应的工艺在图25所示的工艺流程300中被示为工艺304。根据一些实施例，功函数层120具有第一p型功函数，该第一p型功函数大于突出的鳍36的中间带(mid
‑
band)功函数。该中间带功函数在突出的鳍36的价带和导带的中间。功函数层120的材料可以选自复合材料，例如，tin、tan、ti
x
al
y
n、ti
x
si
y
n、wc
x
n
y
、moc
x
n
y
、或类似物，或前述项的组合。整数x和y表示原子数(tomic numbers)。功函数层120的材料还可以选自诸如au、pt、pd、w之类的元素材料或其合金。功函数层120的材料还可以包括掺杂有如上所述的元素材料的复合材料。可以使用ald、cvd等来沉积第一功函数层120，并且第一功函数层120被沉积为共形层，其延伸到沟槽62(图8)中并且还具有在ild 60的顶部上的部分。
37.参考图11，形成蚀刻掩模122并对其进行图案化。蚀刻掩模122可以包括光致抗蚀剂，并且还可以包括金属硬掩模、抗反射涂层等。相应的工艺在图25所示的工艺流程300中被示为工艺306。去除蚀刻掩模122中在器件区域100a、100c和100d中的部分，而在器件区域100b中保留剩余部分。然后执行蚀刻工艺124以去除功函数层120在器件区域100a、100c和100d中的部分，从而暴露高k电介质层66的相应部分。相应的工艺在图25所示的工艺流程300中被示为工艺308。功函数层120在器件区域100b中的部分在蚀刻之后保留。在蚀刻工艺124期间，高k电介质层66用作蚀刻停止层。如果功函数层120的蚀刻速率表示为er120，而高
k电介质层66的蚀刻速率表示为er66，则蚀刻选择性er120/er66可以大于约100，并且可以在约100到150之间的范围内。根据一些实施例，功函数层120包括tin，而高k电介质层66包括hfo2，并且可以使用h2o2作为蚀刻气体。然后去除蚀刻掩模122，并且所得的结构在图12中示出。
38.为了减小对高k电介质层66的损害，在蚀刻工艺124中，可以采用软湿法蚀刻技术。根据一些实施例，使用具有高于大约100的高蚀刻选择性的蚀刻剂来执行软湿法蚀刻。在随后的工艺中，每当对功函数层进行图案化时，为了减小对下方的功函数层和/或高k电介质层66的损害，可以采用软湿法蚀刻技术。
39.参考图13，沉积第二功函数层126。相应的工艺在图25所示的工艺流程300中被示为工艺310。根据一些实施例，器件区域100b、100c和100d中的finfet是p型finfet，因此功函数层126具有第二p型功函数。根据一些实施例，第二功函数不同于功函数层120的第一功函数，并且可以大于或小于功函数层120的第一功函数。第一功函数和第二功函数之间的差异可以大于大约50mv，并且可以在约50mv和约150mv之间的范围内，还可以采用更大或更小的差异。功函数层126的材料可以选自与用于形成功函数层120的候选材料的相同(或不同)的组，而功函数层120和126的材料彼此不同。可以使用ald、cvd等来沉积第二功函数层126，并且第二功函数层126被沉积为共形层，其延伸到沟槽62(图8)中并且还具有在ild 60的顶部上的部分。
40.参考图14，形成蚀刻掩模128并对其进行图案化。相应的工艺在图25所示的工艺流程300中被示为工艺312。去除蚀刻掩模128在器件区域100a、100b和100c中的部分，而蚀刻掩模128的一部分被保留在器件区域100d中。然后执行蚀刻工艺130以去除功函数层126在器件区域100a、100b和100c中的部分，从而暴露下方的高k电介质层66或功函数层120，如图15所示。相应的工艺在图25所示的工艺流程300中被示为工艺314。功函数层132在器件区域100d中的部分在蚀刻之后保留。在蚀刻工艺130中，在器件区域100a和100c中，高k电介质层66用作蚀刻停止层。在器件区域100b中，功函数层120用作蚀刻停止层。因此，功函数层126和功函数层120的蚀刻选择性较高。例如，如果功函数层120和126的蚀刻速率分别表示为er120和er126，则蚀刻选择性er126/er120大于约100，并且可以在约100至约150之间的范围内。根据一些实施例，功函数层120由tan形成，功函数层126由tin形成。因此，可以使用hcl溶液作为蚀刻化学品以蚀刻功函数层126，并且该蚀刻在功函数层120上停止。类似地，蚀刻选择性er126/er66也较高。例如，蚀刻选择性er126/er66大于约100，并且可以在约100至约150之间的范围内。在蚀刻之后，去除蚀刻掩模128(图14)，并且所得的结构在图15中示出。
41.参考图16，沉积第三功函数层132。相应的工艺在图25所示的工艺流程300中被示为工艺316。根据一些实施例，功函数层132具有第三p型功函数，该第三p型功函数与功函数层120的第一功函数和功函数层126的第二功函数不同。根据一些实施例，第三功函数不同于第一功函数和第二功函数中的任一者，并且第三功函数可以大于或小于第一功函数和第二功函数中的任一者。第三功函数与第一功函数和第二功函数中的任一者之间的差异可以大于约50mv，并且第三功函数可以在约50mv与约150mv之间的范围内，但可以采用更大或更小的差异。功函数层132的材料可以选自与功函数层120和126的候选材料的相同或不同的组。功函数层120、126和130的材料彼此不同。例如，功函数层120、126和132可以分别由tin、
wcn和tisin形成，其功函数彼此之间具有相对较大的差异。可以使用ald、cvd等来沉积功函数层132，并且第二功函数层132被沉积为共形层，其延伸到沟槽62(图8)中并且还具有在ild 60的顶部上的部分。
42.参考图17，形成蚀刻掩模134并对其进行图案化。相应的工艺在图25所示的工艺流程300中被示为工艺318。去除蚀刻掩模134在器件区域100a和100b中的部分，而保留蚀刻掩模134在器件区域100c和100d中的部分。然后执行蚀刻工艺136以去图案化并去除功函数层132在器件区域100a和100b中的部分，从而暴露下方的高k电介质层66或功函数层120。相应的工艺在图25所示的工艺流程300中被示为工艺320。功函数层132在器件区域100c和100d中的部分在蚀刻之后保留。在蚀刻工艺中，在器件区域100a中，使用高k电介质层66作为蚀刻停止层。在器件区域100b中，使用功函数层120作为蚀刻停止层。因此，功函数层132和功函数层120的蚀刻选择性较高，例如，蚀刻选择性er132/er120大于约20并且可以在约100至约150之间的范围内。类似地，蚀刻选择性er132/er66也较高。例如，蚀刻选择性er132/er66大于约20，并且可以在约100至约150之间的范围内。在蚀刻之后，去除蚀刻掩模134，并且所得到的结构在图18中示出。
43.图19示出了功函数层138的沉积，该功函数层138延伸到器件区域100a、100b、100c和100d中。相应的工艺在图25所示的工艺流程300中被示为工艺322。根据一些实施例，器件区域100a中的finfet是n型finfet，因此功函数层138具有n型功函数，该n型功函数低于突出的鳍36的中间带功函数。功函数层138的材料可以选自tic、tac、tialc、ti、al等或前述项的组合。可以使用ald、cvd等来沉积功函数层138，并且第二功函数层138被沉积为共形层，其延伸到沟槽62(图8)中并且还具有在ild 60的顶部上的部分。
44.根据一些实施例，功函数层120、126、132和138分别具有厚度t1、t2、t3和t4。厚度t1、t2、t3和t4中的每一者可以在约至约之间的范围内。器件区域100a、100b、100c和100d中的每一者中的所有功函数层的总厚度可以小于约并且可以在约至约之间的范围内。根据一些实施例，(一个或多个)附加的功函数层(未示出)可以被沉积并图案化以堆叠在器件区域100b、100c和100d中的p型功函数层120、126和132之上，其中附加的功函数层在顶部的p型功函数层和n型功函数层138之间。根据替代实施例，未形成附加的功函数层。
45.图20示出了粘合层140的形成。相应的工艺在图25所示的工艺流程300中被示为工艺324。根据一些实施例，粘合层140可以由诸如tin之类的金属氮化物形成，并且可以使用诸如tan之类的其他材料。根据一些实施例，使用ald形成粘合层140。
46.图20还示出了填充金属的沉积，用于形成填充金属区域76。相应的工艺在图25所示的工艺流程300中被示为工艺326。根据一些实施例，填充金属区域76由钨或钴形成，可以使用化学气相沉积来形成。例如，可以使用wf6和sih4作为用于沉积钨的工艺气体。在填充金属区域76的形成之后，执行平坦化工艺以去除沉积层的多余部分(如图20所示)，这些多余部分在ild 60(图8)的顶部。相应的平坦化工艺在图25所示的工艺流程300中被示为工艺328。因此形成如图9a和图9b所示的栅极堆叠72。
47.图22示出了根据一些实施例的硬掩模80的形成。相应的工艺在图24中所示的工艺流程200中被示为工艺220。硬掩模80的形成可以包括执行蚀刻工艺以使栅极堆叠72凹陷而使得在栅极间隔件46之间形成凹槽，利用电介质材料来填充这些凹槽，并且然后执行平坦
化工艺(例如，cmp工艺或机械研磨工艺)以去除电介质材料的多余部分。硬掩模80可以由氮化硅、氮氧化硅、氧
‑
碳
‑
氮化硅等形成。
48.图23示出了源极/漏极接触塞82的形成。相应的工艺被示出为图24中示出的工艺流程200中的工艺222。源极/漏极接触塞82的形成包括蚀刻ild 60以暴露cesl 58的下方部分，并且然后蚀刻cesl 58的暴露部分以显露源极/漏极区域54。在随后的工艺中，沉积金属层(例如，钛层)并使其延伸到接触开口中。可以形成金属氮化物帽盖层。然后执行退火工艺以使金属层与源极/漏极区域54的顶部部分发生反应，以形成硅化物区域84。然后将诸如钨、钴之类的填充金属材料填充到接触开口中，随后进行平坦化以去除多余的材料，得到源极/漏极接触塞82。栅极接触塞(未示出)还形成为穿过每个硬掩模80的一部分以接触栅极电极70。由此形成finfet 86，这些finfet 86可以并行连接为一个finfet。
49.上面讨论的工艺产生了四个finfet：186、286、386和486，它们包括如图20中的器件区域100a、100b，100c和100d中所示的栅极堆叠。finfet 186、286、386和486中的每一者在图23中也被表示为finfet86。finfet 186在器件区域100a中并且可以是n型finfet，其功函数由功函数层138确定。finfet 286在器件区域100b中并且可以是p型finfet，其功函数由功函数层120主导，而功函数层138对finfet 286的功函数的影响较小。finfet 386在器件区域100c中并且可以是p型finfet，其功函数由功函数层132主导，而功函数层138对finfet 386的功函数的影响较小。finfet 486在器件区域100d中并且可以是p型finfet，其功函数由功函数层126主导，而功函数层132和138对finfet486的功函数影响较小。因此，通过选择彼此不同的适当的功函数材料，可以从一些器件区域中去除一些功函数层，并且功函数层的总厚度较小。例如，在所示示例中，存在至多三个功函数层(在器件区域100d中)，而存在至少四个功函数和四个阈值电压水平。
50.此外，使用与以上讨论的相同的工艺，可以在附加器件区域中形成具有与图20所示的栅极堆叠不同的功函数的附加finfet，这些附加器件区域在图21中被示出为器件区域100e和100f。可以在器件区域100e中形成第一附加finfet 586，其功函数层包括层120和在层120之上的层126。可以在器件区域100f中形成第二附加finfet 686，其功函数层包括层120和在层120之上的层132。因此，附加finfet的功函数(以及相应的阈值电压)可以与finfet 186、286、386和486不同。附加finfet的形成可以通过使用与finfet 186、286、386和486相同的工艺来实现，不同之处蚀刻掩模的图案被修改以在器件区域100e和100f中形成栅极堆叠。
51.在上述示例中，形成p型功函数层以得到不同的p型finfet并得到不同的阈值电压。然后，n型功函数层被沉积以得到n型finfet，并且在p型finfet的功函数层之上。根据替代实施例，可以形成并图案化多个n型功函数层，以得到不同的n型finfet并得到不同的阈值电压。然后可以沉积p型功函数层以得到p型finfet，其中，p型功函数层在n型finfet的功函数层之上。
52.本公开的实施例在结构上是可区分的。例如，可以使用透射电子显微镜(tem)来区分不同的功函数层及其上方的层和下方的层的边界。可以使用x射线光电子能谱法(xps)来确定层的组成。可以使用能量色散x射线光谱(edx)来确定功函数层中的元素。
53.本公开的实施例具有一些有利特征。通过采用具有不同功函数的功函数层，可以从一些晶体管区域中去除一些功函数层以减小功函数层的总厚度。这克服了常规工艺中的
问题。例如，在常规工艺中，为了实现更多的功函数水平(和阈值电压水平)，堆叠更多的功函数层。例如，单个tin层、两个tin层和三个tin层可被用于实现三个功函数水平和相应的三个阈值电压水平。然而，堆叠更多的层以获得较低的功函数水平导致功函数层的总厚度增加，并且这在更先进的技术中变得不可行。此外，为了减小栅极堆叠的厚度，在本公开的实施例中，跳过了通常形成在高k电介质层和(一个或多个)功函数层之间的(一个或多个)帽盖层和(一个或多个)阻挡层。
54.根据本公开的一些实施例，一种方法包括：形成栅极电介质，该栅极电介质分别在第一器件区域和第二器件区域中的第一半导体区域和第二半导体区域之上延伸；沉积第一功函数层，该第一功函数层延伸到第一半导体区域和第二半导体区域中并且在栅极电介质之上；从第二器件区域中去除第一功函数层，其中，第一功函数层被保留在第一器件区域中以形成第一晶体管的第一栅极堆叠的第一部分；沉积第二功函数层，其中，该第二功函数层延伸到第一器件区域中并且在第一功函数层之上，并且该第二功函数层延伸到第二器件区域中并且在栅极电介质之上；从第一器件区域中去除第二功函数层，其中，第二功函数层被保留在第二器件区域中以形成第二晶体管的第二栅极堆叠的第二部分；以及沉积粘合层，其中，该粘合层延伸到第一器件区域中并且在第一功函数层之上，并且该粘合层延伸到第二器件区域中并且第二功函数层之上。在实施例中，沉积第一功函数层和沉积第二功函数层包括沉积不同的材料。在实施例中，第一功函数层和第二功函数层的功函数具有差异，并且该差异大于大约50mv。在实施例中，第一功函数层由tin形成，并且第二功函数层由wcn或tisin形成。在实施例中，在从第二器件区域中去除第一功函数层时，栅极电介质被用作蚀刻停止层。在实施例中，在从第一器件区域中去除第二功函数层时，第一功函数层被用作蚀刻停止层。在实施例中，第一功函数层和第二功函数层均为第一导电类型，并且该方法还包括沉积延伸到第一器件区域中并且在第一功函数层上方的第三功函数层，以及延伸到第二器件区域中并且在第二功函数层上方，其中第三功函数层在粘合层下方，并且第三功函数层具有与第一导电类型相反的第二导电类型。在实施例中，粘合层在第三功函数层的位于第一器件区域和第二器件区域两者中部分之上并且与这些部分实体接触。在实施例中，第一功函数层和第二功函数层都延伸到第三器件区域中，并且其中，在从第二器件区域去除第一功函数层之后以及从第一器件区域中去除第二功函数层之后，第一功函数层和第二功函数层均保留在第三器件区域中并且形成第三晶体管的第三栅极堆叠的第三部分。在实施例中，第一功函数层延伸到第一器件区域中以实体接触栅极电介质的高k电介质层的第一部分，并且第二功函数层延伸到第二器件区域中以实体接触高k电介质层的第二部分。
55.根据本公开的一些实施例，一种结构包括：半导体衬底，该半导体衬底包括第一半导体区域和第二半导体区域；第一晶体管，包括：在第一半导体区域之上的第一栅极电介质；第一功函数层，该第一功函数层在第一栅极电介质之上并与其接触；和第一导电区域，该第一导电区域在第一功函数层之上；以及第二晶体管，包括：在第二半导体区域之上的第二栅极电介质；第二功函数层，该第二功函数层在该第二栅极电介质之上并与其接触，其中，第一功函数层和第二功函数层具有不同的功函数；以及第二导电区域，该第二导电区域在第二功函数层之上。在实施例中，第一功函数层和第二功函数层的功函数之间的差异大于约50mv。在实施例中，第一功函数层由tin形成，并且第二功函数层由wcn或tisin形成。在一个实施例中，第一功函数层和第二功函数层均为第一导电类型，并且该结构还包括：第三
功函数层，该第三功函数层在第一功函数层之上并与其接触；以及第四功函数层，该第四功函数层在第二功函数层之上并与其接触，其中，第三功函数层和第四功函数层由相同的材料形成并且具有与第一导电类型相反的第二导电类型。在实施例中，第一晶体管还包括第一粘合层，该第一粘合层在第三功函数层之上并与其实体接触，并且第二晶体管还包括第二粘合层，该第二粘合层在第二功函数层之上并与其实体接触，其中，第一粘合层和第二粘合层由相同的附加材料形成。在实施例中，第一粘合层和第二粘合层由氮化钛形成。
56.根据本公开的一些实施例，一种结构包括：体半导体衬底；第一finfet，包括第：一半导体鳍，该第一半导体鳍突出高于体半导体衬底；第一高k电介质层，该第一高k电介质层在第一半导体鳍的第一侧壁和第一顶表面上；第一功函数层，该第一功函数层在第一高k电介质层之上并与其接触；第二功函数层，该第二功函数层在第一功函数层之上并与其接触；以及第一粘合层，该第一粘合层在第二功函数层之上并与其接触；以及第二finfet，包括：第二半导体鳍，该第二半导体鳍突出高于体半导体衬底；第二高k电介质层，该第二高k电介质层在第二半导体鳍的第二侧壁和第二顶表面上；第三功函数层，该第三功函数层在第二高k电介质层之上并与其接触，其中，第一功函数层和第三功函数层具有不同的功函数并且均具有第一导电类型；第四功函数层，该第四功函数层在第三功函数层之上并与其接触，其中，第二功函数层和第四功函数层由相同的材料形成，该相同的材料具有与第一导电类型相反的第二导电类型；以及第二粘合层，该第二粘合层在第四功函数层之上并与其接触。在实施例中，第一功函数层和第三功函数层均为p型功函数层。在实施例中，第一功函数层和第三功函数层包括不同的元素。在实施例中，该结构还包括第三finfet，该第三finfet包括：第三半导体鳍，该第三半导体鳍突出高于体半导体衬底；第三高k电介质层，该第三高k电介质层在第三半导体鳍的第三侧壁和第三顶表面上；第五功函数层，该第五功函数层在第三高k电介质层之上并与其接触，其中，第三功函数层和第五功函数层由具有第二导电类型的该相同的材料形成；以及第三粘合层，该第三粘合层在第五功函数层之上并与其接触。
57.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
58.示例1.一种制造半导体结构的方法，包括：形成栅极电介质，所述栅极电介质分别在第一器件区域和第二器件区域中的第一半导体区域和第二半导体区域之上延伸；沉积第一功函数层，所述第一功函数层延伸到所述第一半导体区域和所述第二半导体区域中并且在所述栅极电介质之上；从所述第二器件区域中去除所述第一功函数层，其中，所述第一功函数层被保留在所述第一器件区域中以形成第一晶体管的第一栅极堆叠的第一部分；沉积第二功函数层，其中，所述第二功函数层延伸到所述第一器件区域中并且在所述第一功函数层之上，并且所述第二功函数层延伸到所述第二器件区域中并且在所述栅极电介质之上；从所述第一器件区域中去除所述第二功函数层，其中，所述第二功函数层被保留在所述第二器件区域中以形成第二晶体管的第二栅极堆叠的第二部分；以及沉积粘合层，其中，所述粘合层延伸到所述第一器件区域中并且在所述第一功函数层之上，并且所述粘合层延伸到所述第二器件区域中并且在所述第二功函数层之上。
59.示例2.根据示例1所述的方法，其中，沉积所述第一功函数层和沉积所述第二功函数层包括沉积不同的材料。
60.示例3.根据示例2所述的方法，其中，所述第一功函数层和所述第二功函数层的功函数具有差异，并且所述差异大于50mv。
61.示例4.根据示例1所述的方法，其中，所述第一功函数层由tin形成，并且所述第二功函数层由wcn或tisin形成。
62.示例5.根据示例1所述的方法，其中，在从所述第二器件区域中去除所述第一功函数层时，所述栅极电介质被用作蚀刻停止层。
63.示例6.根据示例1所述的方法，其中，在从所述第一器件区域中去除所述第二功函数层时，所述第一功函数层被用作蚀刻停止层。
64.示例7.根据示例1所述的方法，其中，所述第一功函数层和所述第二功函数层均为第一导电类型，并且所述方法还包括：沉积第三功函数层，所述第三功函数层延伸到所述第一器件区域中并且在所述第一功函数层之上，并且所述第三功函数层延伸到所述第二器件区域中并且在所述第二功函数层之上，其中，所述第三功函数层在所述粘合层下方，并且所述第三功函数层具有与所述第一导电类型相反的第二导电类型
65.示例8.根据示例7所述的方法，其中，所述粘合层在所述第三功函数层的位于所述第一器件区域和所述第二器件区域两者中的部分之上并且与所述部分实体接触。
66.示例9.根据示例1所述的方法，其中，所述第一功函数层和所述第二功函数层两者都延伸到第三器件区域中，并且其中，在从所述第二器件区域中去除所述第一功函数层之后以及在从所述第一器件区域中去除所述第二功函数层之后，所述第一功函数层和所述第二功函数层均保留在所述第三器件区域中并且形成第三晶体管的第三栅极堆叠的第三部分。
67.示例10.根据示例1所述的方法，其中，所述第一功函数层延伸到所述第一器件区域中以实体接触所述栅极电介质的高k电介质层的第一部分，并且所述第二功函数层延伸到所述第二器件区域中以实体接触所述高k电介质层的第二部分。
68.示例11.一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一半导体区域和第二半导体区域；第一晶体管，所述第一晶体管包括：第一栅极电介质，所述第一栅极电介质在所述第一半导体区域之上；第一功函数层，所述第一功函数层在所述第一栅极电介质之上并与所述第一栅极电介质接触；以及第一导电区域，所述第一导电区域在所述第一功函数层之上；以及第二晶体管，所述第二晶体管包括：第二栅极电介质，所述第二栅极电介质在所述第二半导体区域之上；第二功函数层，所述第二功函数层在所述第二栅极电介质之上并与所述第二栅极电介质接触，其中，所述第一功函数层和所述第二功函数层具有不同的功函数；以及第二导电区域，所述第二导电区域在所述第二功函数层之上。
69.示例12.根据示例11所述的半导体结构，其中，所述第一功函数层和所述第二功函数层的功函数之间的差异大于50mv。
70.示例13.根据示例11所述的半导体结构，其中，所述第一功函数层由tin形成，并且所述第二功函数层由wcn或tisin形成。
71.示例14.根据示例11所述的半导体结构，其中，所述第一功函数层和所述第二功函数层均为第一导电类型，并且所述结构还包括：第三功函数层，所述第三功函数层在所述第
一功函数层之上并与所述第一功函数层接触；以及第四功函数层，所述第四功函数层在所述第二功函数层之上并与所述第二功函数层接触，其中，所述第三功函数层和所述第四功函数层由相同的材料形成并且具有与所述第一导电类型相反的第二导电类型。
72.示例15.根据示例14所述的半导体结构，其中，所述第一晶体管还包括第一粘合层，所述第一粘合层在所述第三功函数层之上并与所述第三功函数层实体接触，并且所述第二晶体管还包括第二粘合层，所述第二粘合层在所述第二功函数层之上并与所述第二功函数层实体接触，其中，所述第一粘合层和所述第二粘合层由相同的附加材料形成。
73.示例16.根据示例15所述的半导体结构，其中，所述第一粘合层和所述第二粘合层由氮化钛形成。
74.示例17.一种半导体结构，包括：体半导体衬底；第一鳍式场效应晶体管(finfet)，包括：第一半导体鳍，所述第一半导体鳍突出高于所述体半导体衬底；第一高k电介质层，所述第一高k电介质层在所述第一半导体鳍的第一侧壁和第一顶表面上；第一功函数层，所述第一功函数层在所述第一高k电介质层之上并与所述第一高k电介质层接触；第二功函数层，所述第二功函数层在所述第一功函数层之上并与所述第一功函数层接触；以及第一粘合层，所述第一粘合层在所述第二功函数层之上并与所述第二功函数层接触；以及第二finfet，包括：第二半导体鳍，所述第二半导体鳍突出高于所述体半导体衬底；第二高k电介质层，所述第二高k电介质层在所述第二半导体鳍的第二侧壁和第二顶表面上；第三功函数层，所述第三功函数层在所述第二高k电介质层之上并与所述第二高k电介质层接触，其中，所述第一功函数层和所述第三功函数层具有不同的功函数并且均具有第一导电类型；第四功函数层，所述第四功函数层在所述第三功函数层之上并与所述第三功函数层接触，其中，所述第二功函数层和所述第四功函数层由相同的材料形成，该相同的材料具有与所述第一导电类型相反的第二导电类型；以及第二粘合层，所述第二粘合层在所述第四功函数层之上并与所述第四功函数层接触。
75.示例18.根据示例17所述的半导体结构，其中，所述第一功函数层和所述第三功函数层均为p型功函数层。
76.示例19.根据示例17所述的半导体结构，其中，所述第一功函数层和所述第三功函数层包括不同的元素。
77.示例20.根据示例17所述的半导体结构，还包括：第三finfet，所述第三finfet包括：第三半导体鳍，所述第三半导体鳍突出高于所述体半导体衬底；第三高k电介质层，所述第三高k电介质层在所述第三半导体鳍的第三侧壁和第三顶表面上；第五功函数层，所述第五功函数层在所述第三高k电介质层之上并与所述第三高k电介质层接触，其中，所述第三功函数层和所述第五功函数层由具有所述第二导电类型的所述相同的材料形成；以及第三粘合层，所述第三粘合层在所述第五功函数层之上并与所述第五功函数层接触。