WAT测试版图、测试结构及其形成方法与流程

wat测试版图、测试结构及其形成方法
技术领域
1.本发明涉及半导体集成电路测试技术，尤其涉及一种wat测试结构。


背景技术：

2.随着半导体技术的发展，晶体管的尺寸不断的缩小，先进逻辑芯片工艺已经达到28纳米节点以下的工艺制程。28纳米以下的工艺中，通常采用具有高介电常数栅介质层的金属栅，通常缩写为hkmg，其中hk表示高介电常数(hk)的栅介质层，mg表示金属栅。
3.hkmg的形成工艺中，通常先形成伪栅结构，伪栅结构通常采用由栅介质层和多晶硅栅叠加而成的结构。利用伪栅结构形成组件如nmos器件或pmos器件的源区和漏区等工艺结构之后，再将伪栅结构去除，然后在伪栅结构去除的区域形成hkmg结构。hkmg结构的形成需要先形成高介电常数的栅介质层，再沉积金属层，之后对金属层进行化学机械研磨(cmp)平坦化。
4.然而在伪栅结构去除过程中，多晶硅栅受到临近不同图形的影响会产生不同的效果，极端情况下表现为多晶硅栅去除过多造成之后性层的金属栅过矮，以及多晶硅栅去除不干净导致金属栅填充不完全。目前线上对此现象的检测，往往通过切片或者defect scan的方式，但这两种方法都存在检测率(sample rate)低的情况，无法做到每片晶圆都被检查到。而降低产品可靠率。


技术实现要素：

5.本发明在于提供一种wat测试版图，包括：多个金属栅形成区域，用于形成金属栅，每个金属栅形成区域的两端包括接触孔形成区域，用于形成接触孔；多个互连金属线形成区域，用于形成互连金属线，并互连金属线形成区域的两端分别覆盖相邻两个金属栅形成区域端部的接触孔形成区域，以使多个金属栅形成区域通过互连金属线形成区域串联起来，串联的金属栅形成区域的一端通过一金属栅形成区域连接第一测试端形成区域，另一端通过一金属栅形成区域连接第二测试端形成区域，并每一所述金属栅形成区域的至少一侧包括金属形成区域，金属形成区域与与其相邻的金属栅形成区域之间间隔一间距，并位于其中一金属栅形成区域的至少一侧的金属形成区域的尺寸小于位于另一金属栅形成区域的至少一侧的金属形成区域的尺寸。
6.更进一步的，所述尺寸为金属形成区域的宽度。
7.更进一步的，多个金属形成区域的尺寸从设计规则最小值逐渐变为设计规则允许的最大值。
8.更进一步的，多个金属栅形成区域从左向右依次排布，其中从与位于最左侧的金属栅形成区域相邻的金属形成区域到与位于最右侧的金属栅形成区域相邻的金属形成区域，金属形成区域的尺寸从设计规则最小值逐渐变为设计规则允许的最大值。
9.更进一步的，金属形成区域与与其相邻的金属栅形成区域之间间隔的间距为不小于设计规则最小允许值。
10.本申请还提供一种根据上述的wat测试版图形成测试结构的方法，包括：s1：提供一半导体衬底，与在半导体衬底上形成晶体管的伪栅极结构的同时，依据上述的wat测试版图在金属栅形成区域和金属形成区域形成多晶硅栅、第二层硬掩膜层和第一层硬掩膜层的迭加结构；s2：与在半导体衬底上形成晶体管的区域同时地形成一层光阻；s3：与在半导体衬底上形成晶体管的区域同时地进行光阻刻蚀工艺；s4：与在半导体衬底上形成晶体管的区域同时地进行去除硬掩膜层工艺；s5：与在半导体衬底上形成晶体管的区域同时地形成层间介质层并进行平坦化工艺；s6：与在半导体衬底上去除晶体管的多晶硅栅，并在多晶硅栅去除区域形成金属栅同时地，去除金属栅形成区域和金属形成区域的多晶硅栅，形成金属层并进行平坦化，而在金属栅形成区域形成金属栅，在金属形成区域形成金属层；s7：与在半导体衬底上形成晶体管的区域同时地形成一层层间介质层，根据上述的wat测试版图形成接触孔；以及s8：与在半导体衬底上形成晶体管的区域同时地形成第一层金属层，并根据上述的wat测试版图去除多余的金属层，仅保留互连金属线形成区域处的第一层金属层而形成互连金属线。
11.本申请还提供一种根据上述的方法形成的测试结构，包括：多个金属栅，每一金属栅的两端上形成有接触孔，接触孔还连接金属互联线，并金属互联线将多个金属栅串联起来，其中金属栅的至少一侧形成有金属层，金属层与与其相邻的金属栅之间间隔一间距，并位于其中一金属栅的至少一侧的金属层的尺寸小于位于另一金属栅的至少一侧的金属层的尺寸。
12.更进一步的，多个金属栅从左向右依次排布，其中从与位于最左侧的金属栅相邻的金属层到与位于最右侧的金属栅相邻的金属层，金属层的尺寸从设计规则最小值逐渐变为设计规则允许的最大值。
13.更进一步的，金属层与与其相邻的金属栅之间间隔的间距为不小于设计规则最小允许值。
14.更进一步的，所述测试结构形成在晶圆的切割道上。
附图说明
15.图1为本发明一实施例的wat测试版图的示意图。
16.图2a至图2e为本发明一实施例的测试结构形成过程之一的剖面示意图。
17.图3为本发明一实施例的测试结构的结构示意图。
18.图4a和图4b为一实施例的接触孔的示意图。
具体实施方式
19.下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
20.应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同
附图标记表示相同的元件。应当明白，当元件或层被称为“在
…
上”、“与
…
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
…
上”、“与
…
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
21.空间关系术语例如“在
…
下”、“在
…
下面”、“下面的”、“在
…
之下”、“在
…
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
…
下面”和“在
…
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
22.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
23.本发明一实施例中，在于提供一种wat测试版图，具体的，请参阅图1所示的本发明一实施例的wat测试版图的示意图。本发明一实施例的wat测试版图，包括：多个金属栅形成区域120，用于形成金属栅，每个金属栅形成区域120的两端包括接触孔形成区域130，用于形成接触孔；多个互连金属线形成区域140，用于形成互连金属线，并互连金属线形成区域140的两端分别覆盖相邻两个金属栅形成区域120端部的接触孔形成区域130，以使多个金属栅形成区域120通过互连金属线形成区域140串联起来，串联的金属栅形成区域的一端通过一金属栅形成区域连接第一测试端形成区域151，另一端通过一金属栅形成区域连接第二测试端形成区域152，并每一所述金属栅形成区域120的至少一侧包括金属形成区域，金属形成区域与与其相邻的金属栅形成区域120之间间隔一间距，并位于其中一金属栅形成区域120的至少一侧的金属形成区域的尺寸小于位于另一金属栅形成区域120的至少一侧的金属形成区域的尺寸。
24.更具体的，如图1所示，编号111的金属形成区域的尺寸小于编号112的金属形成区域的尺寸。更具体的，所述尺寸为金属形成区域的宽度。如图1所示，连接第一测试端形成区域151和连接第二测试端形成区域152的金属栅形成区域通过互连金属线形成区域140连接串联的金属栅形成区域。
25.在一实施例中，多个金属形成区域的尺寸从设计规则最小值逐渐变为设计规则允许的最大值。更具体的，如图1所示，多个金属栅形成区域120从左向右依次排布，其中从与位于最左侧的金属栅形成区域120相邻的金属形成区域111到与位于最右侧的金属栅形成
区域120相邻的金属形成区域112，金属形成区域的尺寸从设计规则最小值逐渐变为设计规则允许的最大值。
26.在一实施例中，金属形成区域与与其相邻的金属栅形成区域120之间间隔的间距为不小于设计规则最小允许值。
27.本申请还提供一种依据上述的wat测试版图形成测试结构的方法：
28.s1：提供一半导体衬底210，与在半导体衬底210上形成晶体管的伪栅极结构的同时，依据上述的wat测试版图在金属栅形成区域120和金属形成区域形成多晶硅栅220、第二层硬掩膜层230和第一层硬掩膜层240的迭加结构；具体的，可参阅图2a所示的测试结构形成过程之一的剖面示意图。
29.s2：与在半导体衬底210上形成晶体管的区域同时地形成一层光阻250；
30.可参阅图2a，根据上述的wat测试版图，对于极端情况，与尺寸较小的金属形成区域相邻的金属栅形成区域120处的多晶硅栅220，因与其相邻的金属形成区域尺寸较小，则对应金属形成区域处形成的多晶硅栅尺寸也较小，而使得与尺寸较小的金属形成区域相邻的金属栅形成区域120处的多晶硅栅220较为孤立，光阻涂布不易受多晶硅栅影响，即多晶硅栅220顶端光阻会很薄，如图1中的310区域对应的图2a中的区域410；然而，与尺寸较大的金属形成区域相邻的金属栅形成区域120处的多晶硅栅220，因与其相邻的金属形成区域尺寸较大，则较大的金属形成区域处形成的多晶硅栅221尺寸也较大，光阻涂布易受与其相邻的大块多晶硅栅221的影响，而使得小块的后续用于形成金属栅的多晶硅栅220上的光阻也非常厚，如图1中的320区域对应的图2a中的区域420。
31.s3：与在半导体衬底210上形成晶体管的区域同时地进行光阻刻蚀工艺；
32.具体的，可参阅图2b所示的测试结构形成过程之一的剖面示意图。对于极端情况，多晶硅栅220顶端较薄的光阻在后续光阻蚀刻时易提前暴露下方的多晶硅栅，并易导致硬掩膜层高度下降，如图2b中的510区域对应图2a中的区域410；而，对于多晶硅栅220顶部较厚的光阻，后续用于形成金属栅的多晶硅栅顶上在光阻蚀刻后还剩余有部分光阻，如图2b中的520区域对应的图2a中的区域420。
33.s4：与在半导体衬底210上形成晶体管的区域同时地进行去除硬掩膜层工艺；
34.具体的，可参阅图2c所示的测试结构形成过程之一的剖面示意图。如图2c中的610区域对应图2b中的区域510，如图2c中的620区域对应的图2b中的区域520，对于极端情况，硬掩膜层去除过程中，区域510内的硬掩膜层因提前暴露，而使得其下的用于后续形成金属栅的多晶硅栅也被刻蚀，而高度下降；而区域520，硬掩膜层去除过程中，区域520内的后续形成金属栅的多晶硅栅顶部的硬掩膜层由于残留光阻的阻挡，而无法完全去除其上的硬掩膜层，而使得多晶硅栅上仍残留第二硬掩膜层230，甚至残留第一硬掩膜层240。
35.s5：与在半导体衬底210上形成晶体管的区域同时地形成层间介质层260并进行平坦化工艺；
36.具体的，可参阅图2d所示的测试结构形成过程之一的剖面示意图。如图2d中的710区域对应图2c中的区域610，如图2d中的720区域对应的图2c中的区域620，对于极端情况，形成层间介质层260并进行平坦化工艺过程中，区域710内的后续用于形成金属栅的多晶硅栅的高度会进一步下降，而导致“去除过多”；而区域720，后续用于形成金属栅的多晶硅栅顶部的硬掩膜层还未完全去除，而导致“去除不完全”。
37.s6：与在半导体衬底210上去除晶体管的多晶硅栅，并在多晶硅栅去除区域形成金属栅同时地，去除金属栅形成区域和金属形成区域的多晶硅栅，形成金属层并进行平坦化，而在金属栅形成区域形成金属栅270，在金属形成区域形成金属层280；
38.具体的，可参阅图2e所示的测试结构形成过程之一的剖面示意图。如图2e中的810区域对应图2d中的区域710，如图2e中的820区域对应图2d中的区域720，对于极端情况，区域810内形成的金属栅270的高度因平坦化工艺而进一步降低，而导致形成的金属栅过低；而区域820内，因后续用于形成金属栅的多晶硅栅顶部的硬掩膜层的残留，后续用于形成金属栅的多晶硅栅不能完全去除，而无法替换为金属栅。
39.在本发明一实施例中，与形成金属层280同步地形成第一测试端151和第二测试端152。
40.s7：与在半导体衬底210上形成晶体管的区域同时地形成一层层间介质层，根据上述的wat测试版图形成接触孔；具体的可参阅图3所示的测试结构的结构示意图。
41.如图3所示，在一金属栅270的两端均形成有一接触孔131。请再参阅图4a和图4b所示的一实施例的接触孔的示意图，如图4a所示，对于图2e内的区域810内所示的情况可能会因金属栅高度低而导致接触孔与金属栅接触不良而导致接触电阻变大的风险，并因金属栅高度降低其电阻也会较大。而如图4b所示，对于图2e内的区域820内所示的情况可能会因金属栅替代失败而导致金属栅与接触孔高阻接触的风险。
42.s8：与在半导体衬底210上形成晶体管的区域同时地形成第一层金属层，并根据上述的wat测试版图去除多余的金属层，仅保留互连金属线形成区域140处的第一层金属层而形成互连金属线(m1)141。
43.具体的可参阅图3所示的测试结构的结构示意图。形成下层金属栅270、接触孔131，互连金属线141组成一个串联结构，而通过互连金属线141和接触孔131将多个金属栅串联起来，如晶体管的形成工艺正常，则对应的金属栅会被正常替代，并不会出现图2a至图2e所示的极端情况，而导致金属栅高度过低或没有替代成功而引起的电阻较大的问题，而若晶体管的形成工艺异常，则可能出现图2a至图2e280所示的极端情况，而导致金属栅高度过低或没有替代成功而引起的电阻较大的问题。
44.由于图3的测试结构对去金属栅制程特别敏感，所以在晶圆进入wat测试环节后，测试该该测试结构的两测试端间的电阻，如电阻较小，则说明晶体管的金属栅制程无恙，如电阻显示很大，则说明晶体管的金属栅制程可能存在问题，不能出货给客户。测试时，可在两测试端之间加电压并测电流，从而得到两测试端间的电阻。具体的，若测试电阻较低，则说明晶体管的制程正常；若测试电阻较大，则说明晶体管的制程导致金属栅高度可能过低；若测试电阻非常大，则说明晶体管的制程导致金属栅替换可能失败。
45.在本发明一实施例中，还提供一种根据依据上述的wat测试版图形成测试结构的方法形成的测试结构，具体的可参阅图3，其包括：多个金属栅270，每一金属栅的两端上形成有接触孔131，接触孔还连接金属互联线141，并金属互联线141将多个金属栅270串联起来，其中金属栅270的至少一侧形成有金属层280，金属层280与与其相邻的金属栅270之间间隔一间距，并位于其中一金属栅的至少一侧的金属层的尺寸小于位于另一金属栅的至少一侧的金属层的尺寸。
46.更具体的，多个金属栅从左向右依次排布，其中从与位于最左侧的金属栅相邻的
金属层到与位于最右侧的金属栅相邻的金属层，金属层的尺寸从设计规则最小值逐渐变为设计规则允许的最大值。并金属层与与其相邻的金属栅之间间隔的间距为不小于设计规则最小允许值。
47.在一实施例中，所述测试结构形成在晶圆的切割道上。
48.如此，在晶体管形成过程中，根据上述的测试版图同时形成测试结构，则可对在多晶硅栅去除制程过程中所可能发生的“去除过多”以及“去除不完全”做到完全监控，而检测出金属栅形成是否良好，并且可以做到出货前每一片晶圆都检查，使出货给客户的晶圆更安全，提高产品可靠率。
49.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。