一种半导体器件的外延结构及其制备方法、半导体器件与流程

1.本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。


背景技术：

2.目前制造gan基光电器件与功率器件，主要使用sic、si和蓝宝石作为基底。由于gan外延层与基底存在热失配和晶格失配，产生较多的位错，在外延生长过程中引起的热失配应力以及晶格失配应变，会使得外延片发生形变，从而使得外延层均匀性下降，外延产品良率下降，成本提高。
3.提升gan晶体质量最直接的方法是使用gan同质衬底，但由于gan本身物理性质的限制，gan体单晶的生长具有很大的困娃，尚未实用化。其余优化gan质量的方法较常见的是通过工艺条件优化，但是实际发现通过工艺优化后的gan晶体质量是有提升，却存在漏电的问题。因此，常规提升晶体质量的方法往往会带来其它问题，且提升晶体质量的程度有限。


技术实现要素：

4.本发明实施例提供一种半导体器件的外延结构及其制备方法、半导体器件，以提供一种外延均匀性良好、产品良率高且成本低的外延结构。
5.第一方面，本发明实施例提供了一种半导体器件的外延结构，该外延结构包括：
6.衬底；
7.位于所述衬底一侧的外延层，所述外延层至少包括第一子外延层组，所述第一子外延层组包括层叠设置的第一子外延层和第二子外延层，所述第二子外延层位于所述第一子外延层远离所述衬底的一侧；所述第一子外延层远离所述衬底的一侧表面包括多个第一位错坑，所述第一位错坑的侧壁与所述第一子外延层所在平面以及第一方向均相交，所述第一方向与所述第一子外延层指向所述第二子外延层的方向平行；所述第二子外延层至少覆盖所述第一位错坑的侧壁。
8.可选的，沿所述第一方向，所述第一位错坑的深度为h，所述第一子外延层的厚度为h1；
9.其中，1/20h1≤h≤1/2h1。
10.可选的，5nm≤h≤60nm，h1＞100nm。
11.可选的，沿所述第一方向，所述第一位错坑的深度为h，所述第二子外延层的厚度为h2；
12.h2＞h。
13.可选的，所述第一子外延层和所述第二子外延层均包括aln、gan、algan以及ingan中的一种或多种。
14.可选的，所述第一子外延层远离所述衬底的一侧表面包括腐蚀性气体腐蚀形成的多个第一位错坑，沿所述第一方向，所述第一位错坑的深度为h；
15.所述腐蚀性气体包括氯气；
16.所述第一子外延层和所述第二子外延层均包括gan，所述氯气的通入时间为t1，其中，1/3h≤t1≤h；或者，
17.所述第一子外延层和所述第二子外延层包括aln和/或algan，所述氯气的通入时间为t2，其中，2/3h≤t2≤2h。
18.可选的，所述外延层还包括位于所述第一子外延层组远离所述衬底一侧的第二子外延层组；
19.所述第二子外延层组包括所述第二子外延层和第三子外延层，所述第三子外延层位于所述第二子外延层远离所述衬底的一侧；
20.所述第二子外延层远离所述衬底的一侧表面包括多个第二位错坑，所述第二位错坑的侧壁与所述第二子外延层所在平面以及所述第一方向均相交；所述第三子外延层至少覆盖所述第二位错坑的侧壁。
21.第二方面，本发明实施例提供了一种半导体器件的外延结构的制备方法，用于制备第一方面所述的外延结构，该制备方法包括：
22.提供衬底；
23.在所述衬底一侧制备第一子外延层组；
24.其中，在所述衬底一侧制备第一子外延层组，包括：
25.在所述衬底一侧制备第一子外延层；
26.在所述第一子外延层远离所述衬底一侧表面形成多个第一位错坑；所述第一位错坑的侧壁与所述第一子外延层所在平面以及第一方向均相交，所述第一方向与所述第一子外延层指向所述第二子外延层的方向平行；
27.在所述第一子外延层远离所述衬底的一侧制备第二子外延层，所述第二子外延层至少覆盖所述第一位错坑的侧壁。
28.可选的，所述制备方法还包括：
29.在所述第一子外延层组远离所述衬底的一侧制备第二子外延层组；
30.其中，在所述第一子外延层组远离所述衬底的一侧制备第二子外延层组，包括：
31.在所述第二子外延远离所述衬底一侧表面形成多个第二位错坑；所述第二位错坑的侧壁与所述第二子外延层所在平面以及所述第一方向均相交；
32.在所述第二子外延层远离所述衬底的一侧制备第三子外延层，所述第三子外延层至少覆盖所述第二位错坑的侧壁；所述第二子外延层组包括所述第二子外延层和所述第三子外延层。
33.第三方面，本发明实施例提供了一种半导体器件，该半导体器件包括第一方面所述的外延结构，所述外延结构包括衬底以及依次位于所述衬底一侧的成核层、第一子外延层组、沟道层、间隔层、势垒层以及盖层；
34.所述半导体器件还包括：
35.位于所述势垒层远离所述衬底一侧的源极和漏极：
36.位于所述盖层远离所述衬底一侧的栅极，所述栅极位于所述源极和所述漏极之间。
37.本发明实施例中，通过设置外延层至少包括由第一子外延层和第二子外延层构成
的第一子外延层组，第一子外延层远离衬底的一侧表面包括多个第一位错坑，第一位错坑的侧壁与第一子外延层所在平面以及第一方向均相交，且第二子外延层至少覆盖第一位错坑的侧壁，使第二子外延层沿着第一位错坑的侧壁生长，第二子外延层中原本沿第一方向向上延伸的大部分位错在第一位错坑处改变延伸方向，位错发生弯曲，从而减少沿第一方向向上延伸的大部分位错，提高外延层的均匀性，提升晶体质量及产品良率，降低成本。
附图说明
38.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图虽然是本发明的一些具体的实施例，对于本领域的技术人员来说，可以根据本发明的各种实施例所揭示和提示的器件结构，驱动方法和制造方法的基本概念，拓展和延伸到其它的结构和附图，毋庸置疑这些都应该是在本发明的权利要求范围之内。
39.图1是本发明实施例提供的一种半导体器件的外延结构的结构示意图；
40.图2是本发明实施例提供的另一种半导体器件的外延结构的结构示意图；
41.图3是本发明实施例提供的又一种半导体器件的外延结构的结构示意图；
42.图4是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程图；
43.图5是本发明实施例中在衬底一侧制备第一子外延层组的流程图；
44.图6是本发明实施例提供的另一种半导体器件的外延结构的制备方法的流程图；
45.图7是本发明实施例中在第一子外延层组远离衬底的一侧制备第二子外延层组的流程图；
46.图8是本发明实施例提供的又一种半导体器件的外延结构的制备方法的流程图；
47.图9是本发明实施例提供的一种半导体器件的结构示意图。
具体实施方式
48.为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例所揭示和提示的基本概念，本领域的技术人员所获得的所有其他实施例，都属于本发明保护的范围。
49.由于gan外延层与基底存在热失配和晶格失配，外延层产生较多位错，且大部分位错沿着衬底指向外延层的方向往上延伸，从而使得外延层均匀性下降，外延产品良率下降，成本提高。为解决上述问题，本发明实施例提供了一种半导体器件的外延结构，该外延结构包括：衬底；位于衬底一侧的外延层，外延层至少包括第一子外延层组，第一子外延层组包括层叠设置的第一子外延层和第二子外延层，第二子外延层位于第一子外延层远离衬底的一侧；第一子外延层远离衬底的一侧表面包括多个第一位错坑，第一位错坑的侧壁与第一子外延层所在平面以及第一方向均相交，第一方向与第一子外延层指向第二子外延层的方向平行；第二子外延层至少覆盖第一位错坑的侧壁。
50.本发明实施例中，通过设置外延层至少包括由第一子外延层和第二子外延层构成的第一子外延层组，第一子外延层远离衬底的一侧表面包括多个第一位错坑，第一位错坑的侧壁与第一子外延层所在平面以及第一方向均相交，且第二子外延层至少覆盖第一位错
坑的侧壁，使第二子外延层沿着第一位错坑的侧壁生长，第二子外延层中原本沿第一方向向上延伸的大部分位错在第一位错坑处改变延伸方向，位错发生弯曲，从而减少沿第一方向向上延伸的大部分位错，提高外延层的均匀性，提升晶体质量及产品良率，降低成本。
51.以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细描述。
52.示例性的，图1是本发明实施例提供的一种半导体器件的外延结构的结构示意图，如图1所示，本实施例提供的半导体器件的外延结构包括：衬底100；位于衬底一侧的外延层200，外延层200至少包括第一子外延层组220，第一子外延层组220包括层叠设置的第一子外延层221和第二子外延层222，第二子外延层222位于第一子外延层221远离衬底100的一侧；第一子外延层221远离衬底100的一侧表面包括多个第一位错坑201，第一位错坑201的侧壁与第一子外延层221所在平面以及第一方向y均相交，第一方向y与第一子外延层221指向第二子外延层222的方向平行；第二子外延层222至少覆盖第一位错坑201的侧壁。
53.具体的，参考图1，本实施例提供的半导体器件的外延结构包括衬底100和外延层200。示例性的，衬底100可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。外延层200可以包括基于iii-v族化合物的半导体材料。外延层200至少包括由层叠设置的第一子外延层221和第二子外延层222构成的第一子外延层组220。可以通过干法蚀刻或湿法蚀刻等方式，将第一子外延层221远离衬底100一侧表面的位错腐蚀成位错坑，形成包括多个第一位错坑201的第一子外延层221。定义与第一子外延层221指向第二子外延层222的方向平行的方向为第一方向y，与第一子外延层221所在平面平行的方向为x方向，则第一位错坑201的侧壁与x方向和第一方向y均相交。
54.在第一子外延层221远离衬底100一侧的表面存在较多位错，腐蚀时优先蚀刻第一子外延层221表面位错所在位置，将位错腐蚀成位错坑，如图1所示，沿第一方向y，第一位错坑201的宽度逐渐增大，即呈上宽下窄状的倒三角形。需要说明的是，图1中仅以第一位错坑201为等边三角形为例进行说明，实际工艺形成的第一位错坑201的形状可以是其他不规则的倒三角形。
55.在包括多个第一位错坑201的第一子外延层221上继续生长第二子外延层222时，由于沿第一方向y，第一位错坑201呈倒三角形，第二子外延层222会沿着第一位错坑201的侧壁生长，第二子外延层222中原本沿第一方向y向上延伸的大部分位错会在第一位错坑201处改变延伸方向，位错发生弯曲，变成向左或向右延伸，向左与向右延伸的位错，对接形成类似的半圆环，导致位错的湮灭，从而减少沿第一方向y向上延伸的大部分位错，提高外延层的均匀性，提升晶体质量及产品良率，降低成本。
56.需要说明的是，本发明实施例对于位错坑的形成方式不进行限定，任何能够在第一子外延层远离衬底的一侧表面形成多个第一位错坑，且第二子外延层沿着第一位错坑的侧壁生长，使位错发生弯曲，改变第二子外延层中大部分位错延伸方向的位错坑的形成方式，都在本发明的保护范围内。
57.此外，第二子外延层222需至少覆盖第一位错坑201的侧壁，即第二子外延层222可以仅覆盖第一位错坑201的侧壁以使第二子外延层222沿着第一位错坑201的侧壁生长，改变位错的延伸方向，或者，参考图1，第二子外延层222将第一位错坑201填平，以方便后续膜
层的生长，进一步提高晶体质量。
58.本发明实施例提供的半导体器件的外延结构，通过设置外延层至少包括由第一子外延层和第二子外延层构成的第一子外延层组，第一子外延层远离衬底的一侧表面包括多个第一位错坑，第一位错坑的侧壁与第一子外延层所在平面以及第一方向均相交，且第二子外延层至少覆盖第一位错坑的侧壁，使第二子外延层沿着第一位错坑的侧壁生长，第二子外延层中原本沿第一方向向上延伸的大部分位错会在第一位错坑处改变延伸方向，位错发生弯曲，从而减少沿第一方向向上延伸的大部分位错，提高外延层的均匀性，提升晶体质量及产品良率，降低成本。
59.可选的，沿第一方向y，第一位错坑201的深度为h，第一子外延层221的厚度为h1；其中，1/20h1≤h≤1/2h1。
60.参考图1，沿第一方向y，第一位错坑201的深度h，与第一子外延层221的厚度h1，需满足1/20h1≤h≤1/2h1，以使第二子外延层222中的位错在第一位错坑201处发生弯曲，减少沿第一方向y向上延伸的大部分位错，提高外延层200的均匀性，显著提升晶体质量。
61.进一步，5nm≤h≤60nm，h1＞100nm。
62.在上述实施例的基础上，第一位错坑201沿第一方向y的深度h，满足5nm≤h≤60nm时，可获得晶体质量较好的外延层200。若第一位错坑201太浅，即h＜5nm，则会导致多数位错来不及发生弯曲，侧向外延生长便已结束，使得位错密度改善不明显；若第一位错坑201太深，即h＞60nm，则会导致后续外延难以将第一位错坑201填平，使得最终外延层200表面变的很差。通常外延层200的厚度越高，晶体质量越好，通过设置第一子外延层221沿第一方向y的厚度h1，满足h1＞100nm，可以进一步提高晶体质量。
63.可选的，沿第一方向y，第一位错坑201的深度为h，第二子外延层222的厚度为h2；h2＞h。
64.如图1所示，沿第一方向y，第一位错坑201的深度h，与第二子外延层222的厚度为h2，满足h2＞h。本发明实施例通过设置第二子外延层222的厚度h2大于第一位错坑201的深度为h，在生长第二子外延层222时，将第一位错坑201填平，获得相对平整的表面，方便后续膜层的生长，可提高外延层200的质量。
65.可选的，第一子外延层221和第二子外延层222均包括aln、gan、algan以及ingan中的一种或多种。
66.本发明实施例中，可以设置第一子外延层221和第二子外延层222采用同种材料，以进一步提高晶体质量，也可以设置第一子外延层221和第二子外延层222采用不同的材料，本领域技术人员可根据实际情况设定，本发明实施例对此不进行限定。示例性的，第一子外延层221和第二子外延层222的材料可以是aln、gan、algan以及ingan中的一种或多种的组合，在其它实施例中，也可以是其它的常见外延层材料。
67.参考图1，进一步，第一子外延层221远离衬底100的一侧表面包括腐蚀性气体腐蚀形成的多个第一位错坑201，沿第一方向y，第一位错坑201的深度为h；腐蚀性气体包括氯气；第一子外延层221和第二子外延层222均包括gan，氯气的通入时间为t1，其中，1/3h≤t1≤h；或者，第一子外延层221和第二子外延层222包括aln和/或algan，氯气的通入时间为t2，其中，2/3h≤t2≤2h。
68.本发明实施例中，采用通入腐蚀性气体的方式在第一子外延层221远离衬底100的
一侧表面形成多个第一位错坑201，可以通过设置第一子外延层221和第二子外延层222的材料、腐蚀性气体的类型以及控制该腐蚀性气体的通入时间，调控第一位错坑201沿第一方向y的深度h，以使位错发生弯曲，减少沿第一方向y向上延伸的大部分位错，提高外延层200的均匀性，提升晶体质量。
69.示例性的，当第一子外延层221和第二子外延层222均包括gan，且采用氯气作为腐蚀性气体在第一子外延层221远离衬底100一侧的表面腐蚀形成多个第一位错坑201时，氯气的通入时间t1，与第一位错坑201沿第一方向y的深度h满足：1/3h≤t1≤h。其中，t1的单位为秒，h的单位为纳米，需要说明的是，在1/3h≤t1≤h关系式中，t1与h仅为数值上的关系，无量纲关系。
70.继续参考图1，示例性的，当第一子外延层221和第二子外延层222均包括aln和algan中的任意一种或两者组合，且采用氯气作为腐蚀性气体在第一子外延层221远离衬底100一侧的表面腐蚀形成多个第一位错坑201时，氯气的通入时间t2，与第一位错坑201沿第一方向y的深度h满足：2/3h≤t2≤2h。其中，t2的单位为秒，h的单位为纳米，在2/3h≤t1≤2h关系式中，t2与h仅为数值上的关系，无量纲关系。
71.需要说明的是，以上实施例仅以腐蚀性气体为氯气，第一子外延层221和第二子外延层222包括gan，或者包括aln和/或algan为例，说明腐蚀性气体的通入时间与第一位错坑201沿第一方向y的深度h之间的数值关系，而非限定，腐蚀性气体也可以是其它气体，例如氯化氢，第一子外延层221和第二子外延层222也可以是其它常见的外延材料。腐蚀性气体的类型与第一子外延层221和第二子外延层222的材料，均会影响腐蚀性气体的通入时间与第一位错坑201沿第一方向y的深度h之间的数值关系，腐蚀性气体不同和/或外延层的材料不同，腐蚀性气体的通入时间与第一位错坑201沿第一方向y的深度h之间的数值关系也不相同，本领域技术人员可根据实际的实验统计和分析，确定具体的数值关系，本发明实施例对于腐蚀性气体的类型、第一子外延层221和第二子外延层222的材料以及腐蚀性气体的通入时间与第一位错坑201沿第一方向y的深度h之间的数值关系不进行限定。
72.本发明实施例通过在外延生长过程中通入腐蚀性气体的方式，在第一子外延层远离衬底的一侧表面腐蚀形成多个第一位错坑，由于全过程都在系统内进行，无需从系统中拿出，因此不会引入更多的污染物和缺陷，保证了产品的洁净度，简化了工艺和生长过程。
73.图2是本发明实施例提供另一种半导体器件的外延结构的结构示意图，如图2所示，可选的，外延层200还可以包括位于第一子外延层组220远离衬底100一侧的第二子外延层组230；第二子外延层组230包括第二子外延层222和第三子外延层223，第三子外延层223位于第二子外延层222远离衬底100的一侧；第二子外延层222远离衬底100的一侧表面包括多个第二位错坑202，第二位错坑202的侧壁与第二子外延层222所在平面以及第一方向y均相交；第三子外延层223至少覆盖第二位错坑202的侧壁。
74.示例性的，参考图2，外延层200还可以包括第二子外延层组230，第二子外延层组230包括层叠设置的第二子外延层222和第三子外延层223。外延生长过程中，可以通过通入腐蚀性气体等方式，将第一子外延层221远离衬底100一侧表面的位错腐蚀成位错坑，形成包括多个第一位错坑201的第一子外延层221。继续生长第二子外延层222，由于沿第一方向y，第一位错坑201呈倒三角形，第二子外延层222沿着第一位错坑201的侧壁生长，第二子外延层222中原本沿第一方向y向上延伸的大部分位错会在第一位错坑201处改变延伸方向，
位错发生弯曲，变成向左或向右延伸，向左与向右延伸的位错，对接形成类似的半圆环，导致位错的湮灭，从而减少沿第一方向y向上延伸的大部分位错。第二子外延层222将第一位错坑201填充，形成相对平坦的表面后，可采用通入腐蚀性气体等方式，将第二子外延层222远离衬底100一侧表面的位错腐蚀成位错坑，形成包括多个第二位错坑202的第二子外延层222，然后再继续生长第三子外延层223。沿第一方向y，第二位错坑202呈倒三角形，同样第三子外延层223沿着第二位错坑202的侧壁生长，第三子外延层223中原本沿第一方向y向上延伸的大部分位错会在第二位错坑202处改变延伸方向，发生弯曲，变成向左右两侧延伸，导致位错的湮灭，从而进一步减少沿第一方向y向上延伸的大部分位错。第一子外延层组220和第二子外延层组230构成的两个阻隔屏障，形成双重阻隔，可大幅减少沿第一方向y向上延伸的大量位错，从而显著提升晶体质量及产品良率，降低成本。
75.进一步，第三子外延层223至少覆盖第二位错坑202的侧壁，即第三子外延层223仅覆盖第二位错坑202的侧壁以使第三子外延层223沿着第二位错坑202的侧壁生长，改变位错的延伸方向，或者，参考图2，第三子外延层223将第二位错坑202填平，以方便后续膜层的生长，进一步提高晶体质量。
76.需要说明的是，本实施例仅以外延层200包括第一子外延层组220和第二子外延层组230为例进行说明，而非限定。沿第一方向y，外延层200还可以包括依次设置的第三子外延层组、第四子外延层组、第五子外延层组等，以第三子外延层组为例，第三子外延层组位于第二子外延层组230远离衬底100的一侧，第三子外延层组包括层叠设置的第三子外延层223和第四子外延层，第三子外延层223远离衬底100一侧的表面包括多个第三位错坑，第三位错坑的侧壁与第三子外延层所在平面以及第一方向均相交，第四子外延层至少覆盖第三位错坑的侧壁。以此类推，沿第一方向y，形成多重屏障，经过层层阻隔，可大幅减少沿第一方向y向上延伸的大量位错，从而显著提升晶体质量及产品良率，降低成本。此外，沿第一方向y，外延层200中所有位错坑的深度h与该位错坑所在膜层的厚度h1，均满足1/20h1≤h≤1/2h1，且优选的，5nm≤h≤60nm，h1＞100nm；该位错坑所在膜层远离衬底100一侧的膜层的厚度h2，均满足h2＞h。以及本发明任意实施例所述的腐蚀形成的位错坑的形状、膜层材料、通入的腐蚀性气体与位错坑深度的数值关系，本实施均适用。
77.图3是本发明实施例提供的又一种半导体器件的外延结构的结构示意图，如图3所示，在上述实施例的基础上，外延层200还包括位于第一子外延层221靠近衬底100一侧的成核层210；位于第二子外延层222远离衬底100一侧的沟道层240；位于沟道层240远离衬底100一侧的间隔层250；位于间隔层250远离衬底100一侧的势垒层260，势垒层260与沟道层240形成异质结结构；位于势垒层260远离衬底100一侧的盖层270。
78.参考图3，沿第一方向y，外延层200包括依次层叠设置的成核层210、第一子外延层221、第二子外延层222、沟道层240、间隔层250、势垒层260和盖层270。
79.成核层210影响外延层200中位于成核层210上方的其他膜层的晶体质量、表面形貌以及电学性质等参数，成核层210主要起到匹配衬底100材料和外延层200的异质结结构中的半导体材料层的作用。
80.第一子外延层221远离衬底100一侧的表面包括多个第一位错坑201，第二子外延层222沿着第一位错坑201的侧壁生长，第二子外延层222中原本沿第一方向y向上延伸的大部分位错在第一位错坑201处改变延伸方向，位错发生弯曲，从而减少沿第一方向y向上延
伸的大部分位错，以提高外延层的均匀性，提升晶体质量及产品良率，降低成本。其中，第一子外延层221和第二子外延层222均可以是aln、gan、algan以及ingan等常见外延层中的一种或多种的组合。
81.沟道层240可以为gan沟道层，沟道层240用以改善二维电子气沟道处界面质量，以获得更优的二维电子气浓度和迁移率。
82.间隔层250可以为aln间隔层，间隔层250可以抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率。
83.势垒层260可以为algan势垒层，势垒层260与沟道层240一起形成异质结结构，使沟道层240可以提供二维电子气运动的沟道。
84.盖层270的主要作用是减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构以及半导体器件的性能和可靠性。可选的，盖层270的材料为iii族氮化物，优选为p型掺杂氮化镓(p-gan)，p-gan结构能够有效降低algan层的势垒高度。
85.基于同样的发明构思，本发明实施例还提供了一种半导体器件的外延结构的制备方法，该制备方法可制备本发明任意实施例提供的半导体器件的外延结构。图4是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程图，图5是本发明实施例中在衬底一侧制备第一子外延层组的流程图，如图4和图5所示，该制备方法包括：
86.s100、提供衬底。
87.衬底的制备方法和材料不做限定。示例性的，衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、离子层外延法、分子束外延法、溅射法或蒸发法。衬底的材料可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。
88.s200、在衬底一侧制备第一子外延层组。
89.其中，在衬底一侧制备第一子外延层组，包括：
90.s210、在衬底一侧制备第一子外延层。
91.s220、在第一子外延层远离衬底一侧表面形成多个第一位错坑；第一位错坑的侧壁与第一子外延层所在平面以及第一方向均相交，第一方向与第一子外延层指向第二子外延层的方向平行。
92.外延生长过程中，可以通过向mocvd(金属有机化学气相沉积)系统中通入氯气等腐蚀性气体等方式进行原位腐蚀，通常腐蚀会将外延中的位错腐蚀成位错坑，从而在第一子外延层远离衬底一侧表面形成多个第一位错坑。
93.s230、在第一子外延层远离衬底的一侧制备第二子外延层，第二子外延层至少覆盖第一位错坑的侧壁。
94.接下来的外延生长时，第二子外延层沿着位错坑的侧壁开始生长，发生侧向外延，在侧向外延的过程中位错会发生弯曲，从而达到减少沿第一方向向上延伸的大部分位错，提升晶体质量的作用。
95.本发明实施例提供的半导体器件的外延结构的制备方法，通过设置外延层至少包
括由第一子外延层和第二子外延层构成的第一子外延层组，第一子外延层远离衬底的一侧表面包括多个第一位错坑，第一位错坑的侧壁与第一子外延层所在平面以及第一方向均相交，且第二子外延层至少覆盖第一位错坑的侧壁，使第二子外延层沿着第一位错坑的侧壁生长，第二子外延层中原本沿第一方向向上延伸的大部分位错会在第一位错坑处改变延伸方向，位错发生弯曲，从而减少沿第一方向向上延伸的大部分位错，提高外延层的均匀性，提升晶体质量及产品良率，降低成本。
96.图6是本发明实施例提供的另一种半导体器件的外延结构的制备方法的流程图，图7是本发明实施例中在第一子外延层组远离衬底的一侧制备第二子外延层组的流程图，参考图6和图7，可选的，上述制备方法还包括：
97.s300、在第一子外延层组远离衬底的一侧制备第二子外延层组。
98.其中，在第一子外延层组远离衬底的一侧制备第二子外延层组，包括：
99.s310、在第二子外延远离衬底一侧表面形成多个第二位错坑；第二位错坑的侧壁与第二子外延层所在平面以及第一方向均相交。
100.第二子外延层将第一位错坑填充，形成相对平坦的表面后，可再次通过通入腐蚀性气体的方式，再次进行原位腐蚀，将第二子外延层远离衬底一侧表面的位错腐蚀成位错坑，形成包括多个第二位错坑的第二子外延层，然后再继续生长第三子外延层。
101.s320、在第二子外延层远离衬底的一侧制备第三子外延层，第三子外延层至少覆盖第二位错坑的侧壁；第二子外延层组包括第二子外延层和第三子外延层。
102.沿第一方向，由于第二位错坑呈倒三角形，第三子外延层沿着第二位错坑的侧壁开始生长，第三子外延层中原本沿第一方向向上延伸的大部分位错会在第二位错坑处改变延伸方向，发生弯曲，变成向左或向右延伸，导致位错的湮灭，从而进一步减少沿第一方向向上延伸的大量位错。
103.本实施例仅以两次原位腐蚀为例进行说明，外延层的腐蚀可以进行一次或者多次。例如对第一子外延层进行腐蚀后，生长第二子外延层，然后再腐蚀第二子外延层的一侧表面，接着再生长第三子外延层，腐蚀第三子外延层的一侧表面，再生长第四子外延层，如此反复一次或者多次，以形成多重阻隔，大幅减少沿第一方向向上延伸的大量位错，显著提升晶体质量及产品良率。
104.本实施例中，外延层包括层叠设置的第一子外延层、第二子外延层和第三子外延层，第一子外延层远离衬底一侧的表面包括多个第一位错坑，第二子外延层沿着第一位错坑的侧壁生长，第二子外延层远离衬底一侧的表面包括多个第二位错坑，第三子外延层沿着第二位错坑的侧壁生长，以此改变外延层中沿第一方向向上延伸的位错的方向，使位错发生弯曲，第一子外延层组和第二子外延层组构成两个阻隔屏障，形成双重阻隔，可大幅减少沿第一方向向上延伸的大量位错，从而显著提升晶体质量及产品良率，降低成本。
105.图8是本发明实施例提供的又一种半导体器件的外延结构的制备方法的流程图，参考图8，在上述实施例的基础上，该制备方法还可以包括：
106.s110、在衬底一侧制备成核层。
107.s200、在成核层远离衬底的一侧制备第一子外延层组。
108.s300、在第一子外延层组远离衬底的一侧制备第二子外延层组。
109.s400、在第二子外延层组远离衬底的一侧制备沟道层。
110.s500、在沟道层远离衬底的一侧制备间隔层。
111.s600、在间隔层远离衬底的一侧制备势垒层，势垒层与沟道层形成异质结结构。
112.s700、在势垒层远离衬底的一侧制备盖层。
113.本发明实施例提供的半导体器件的外延结构的制备方法，通过成核层匹配衬底材料和外延层中异质结结构中的半导体材料层；通过第一子外延层组和第二子外延层组改变外延中位错的延伸方向，使位错发生弯曲，减少沿第一方向向上延伸的大量位错，以提高晶体质量和产品良率；通过沟道层改善二维电子气沟道处界面质量，获得更优的二维电子气浓度和迁移率；通过间隔层抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率；通过势垒层与沟道层一起形成异质结结构，形成二维电子气的运动沟道；通过盖层减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构及半导体器件的性能和可靠性。
114.基于同一发明构思，本发明实施例还提供了一种半导体器件，该半导体器件包括本发明任意实施例提供的半导体器件的外延结构。图9是本发明实施例提供的一种半导体器件的结构示意图，如图9所示，该半导体器件的外延结构包括衬底100以及依次位于衬底100一侧的成核层210、第一子外延层组220、沟道层240、间隔层250、势垒层260以及盖层270；半导体器件还包括：位于势垒层260远离衬底100一侧的源极300和漏极400；位于盖层270远离衬底100一侧的栅极500，栅极500位于源极300和漏极400之间。
115.示例性的，源极300和漏极400位于势垒层260远离衬底100的一侧，源极300和漏极400分别与势垒层260形成欧姆接触。栅极500位于源极300和漏极400之间，且位于盖层270远离衬底100的一侧，栅极500与盖层270形成肖特基接触。
116.本发明实施例提供的半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(high electron mobility transistor，简称hemt)、绝缘衬底上的硅(silicon-on-insulator，简称soi)结构的晶体管、砷化镓(gaas)基的晶体管以及金属氧化层半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，简称mosfet)、金属绝缘层半导体场效应晶体管(metal-semiconductor field-effect transistor，简称misfet)、双异质结场效应晶体管(double heterojunction field-effect transistor，简称dhfet)、结型场效应晶体管(junction field-effect transistor，简称jfet)，金属半导体场效应晶体管(metal-semiconductor field-effect transistor，简称mesfet)，金属绝缘层半导体异质结场效应晶体管(metal-semiconductor heterojunction field-effect transistor，简称mishfet)或者其他场效应晶体管。
117.本发明实施例提供的半导体器件，通过第一子外延层组改变外延中位错的延伸方向，使位错发生弯曲，减少沿第一方向向上延伸的大量位错，以提高晶体质量和产品良率；通过成核层匹配衬底材料和外延层中异质结结构中的半导体材料层；通过沟道层改善二维电子气沟道处界面质量，获得更优的二维电子气浓度和迁移率；通过间隔层抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率；通过势垒层与沟道层一起形成异质结结构，形成二维电子气的运动沟道；通过盖层减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构以及半导体器件的性能和可靠性。
118.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，
本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互组合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。